原创 【博客大赛】小小菜鸟学FPGA——（3）2输入逻辑门

 

上图①区为工程管理区，②区为过程管理区。

在gates.v中输入2输入逻辑门的设计源码，如下：

module gates2(

input wire a,

input wire b,

output wire[5:0]z

    );

assign z[5] = a&b;

assign z[4] = ~(a&b);

assign z[3] = a|b;

assign z[2] = ~(a|b);

assign z[1] = a^b;

assign z[0] = ~(a^b);

endmodule

双击过程管理区的Synthesize-XST，进行综合，如果在输入源码过程中，出现语法错误等，在综合过程中会有提示，Synthesize-XST前面会有个X，并且在信息显示去会提示警告和错误的数量，双击错误或者警告，会智能提示，当然提示不一定对。综合后如果通过，Synthesize-XST前面会显示√。

第三步，设计测试文件。

在工程管理区将View改为Simulation，并在工程管理区右击->New Source，选择Verilog Test Fixture，并填写filiname，如下图：

点击Next，选择gates文件再点击Next，检查无误后点击Finish，ise将自动生成对应的测试文件，我们的任务是在        initial begin-end中填写测试代码，代码如下：

   initial begin

       a <= 0;

       b <= 0;

       $display("a = %b,b = %b,z = %b",a,b,z);

       #200

      

       a <= 1;

       b <= 0;

       $display("a = %b,b = %b,z = %b",a,b,z);

       #200

      

       a <= 0;

       b <= 1;

       $display("a = %b,b = %b,z = %b",a,b,z);

       #200

      

       a <= 1;

       b <= 1;

       $display("a = %b,b = %b,z = %b",a,b,z);

   end

单击工程管理区中的gates_test，双击过程管理区中ISim Simulation中的Behavioral Check Syntax，进行语法检查，通过后，右击Simulate Behaviorl Model，选择Process Properties选项，对仿真进行设置，如下图：