原创 24.5分频器

前段时间帮同学做了一个24.5的分频器，效果不是很好。

设计思路有两种：

1。先用锁相环二倍频，再49分频。但这个好想做不到50%占空比，由于时间问题，没有再考虑用锁相环四倍频，再98分频，这个应该很好做到50%占空比吧。

再是我做的代码：

module fp49(inclk,rst_n,fp);

input inclk;    
input rst_n;  
output fp;    

reg[5:0] cnt;

pll2  i1(  .inclk0(inclk),.c0(clk));

always @ (posedge clk )
begin
   if(!rst_n)  cnt<=6'd0;
   else if(cnt<6'd48) cnt<=cnt+1'b1;
   else cnt<=6'd0;
 
end

assign fp=(cnt<=6'd23) ?1'b1:1'b0;
endmodule

工程文件：

仿真波形：

2。直接用Verilog代码实现，这个自己做了一下，没做出来。相信能做出来，等过段时间有空了再好好做哈》