原创 异步复位，同步释放

一个简单的异步复位的例子

module test
(
 input clk,
 input rst_n,
 input data_in,
 output reg out
 );
 always @ (posedge clk or negedge rst_n)
         if(!rst_n) out <= 1'b0;
          else out <= data_in;
 endmodule

我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。

即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。

一个简单的同步复位的例子

module test
(
 input clk,
input rst_n,
input data_in,
output reg out
 );
always @ (posedge clk )
         if(!rst_n) out <= 1'b0;
         else out <= data_in;
endmodule

和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。 

       那么同步复位和异步复位到底孰优孰劣呢？ 

       只能说，各有优缺点。同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患。异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。

再看下面一个两级寄存器异步复位的例子

module test
(
input clk,
input rst_n,
input a,
output reg c
 );
 
 reg b;
always @ (posedge clk or negedge rst_n)
         if(!rst_n) b <= 1'b0;
         else b <= a;
       
always @ (posedge clk or negedge rst_n)
         if(!rst_n) c <= 1'b0;
         else c <= b;      

endmodule

正常情况下，clk的上升沿c更新为b，b更新为a。一旦进入复位，b,c都清零；但是我们不能确定复位信号rst_n会在什么时候结束。如果结束于b_reg0和c_reg0的{launch edge –stup,launch edge+hold}时间只外，那么一切都会正常。但如果恰恰相反，会出现什么情况呢？ rst_n的上升变化出现在了clk上升的建立保持时间上，此时clk检测到的rst_n的状态就会是一个亚稳态（是0是1不确定）。从代码里我们看到如果此时b_reg0和c_reg0认为rst_n为0，那么依然保持复位清零，而如果认为rst_n为1，那么就跳出复位。因为此时的rst_n的不确定性，就可能出现4种情况，即b_reg0和c_reg0都复位或者都跳出复位，再或者一个复位一个跳出复位。那么后者就会造成了系统工作不同步的问题，在这个简单的两级异步复位实例中这种危害表现的并不明显，但是我们试想一个大的工程项目里众多的寄存器出现如此情况又会是如何一番景象呢？

上面的分析似乎都让人意识到同步复位和异步复位都不可靠，那么如何将两者结合，取长补短呢。

异步复位、同步释放

module test
(
input clk,
input rst_n,
input a,
output reg c
 );
 
reg b,rst_nr;
always @ (posedge clk)
         rst_nr <= rst_n; 
           
always @ (posedge clk or negedge rst_nr)
         if(!rst_nr) b <= 1'b0;
         else b <= a;
           
always @ (posedge clk or negedge rst_nr)
         if(!rst_nr) c <= 1'b0;
         else c <= b;
           
endmodule

如此一来，既解决了同步复位的资源消耗问题，也解决了异步复位的亚稳态问题。其根本思想，也是将异步信号同步化。

最好的异步复位、同步释放--------复位方法

module test
(
 input clk,
 input rst_n,
 output reg rst_out
 );
 
always @ (posedge clk,negedge rst_n)
    if(!rst_n)
        rst_out<=1'b0;
     else
        rst_out<=1'b1;                       
 endmodule

要是代码改成

module test
(
 input clk,
input rst_n,
output reg rst_out
 );
 
always @ (posedge clk,negedge rst_n)
    if(!rst_n)
        rst_out<=rst_n;
    else
        rst_out<=1'b1;                       
endmodule

改进的最终复位电路如下----------------------------------------

module rst

(

  input clk,

  input rst_n,

  output reg rst_out

);

reg R1;

    

always @ (posedge clk,negedge rst_n)

     if(!rst_n)

         begin

             R1 <= 1'b0;

             rst_out <= 1'b0;

         end

     else

         begin

             R1 <= 1'b1;

             rst_out <= R1;

        end

endmodule


经过近一天的时间学习，基本了解了关于异步复位同步释放的相关知识点：

总结一下，本人初学FPGA，有些理解可能存在出入，供大家参考：

1.造成异步复位亚稳态的根本原因：在于复位信号的释放时间在触发器的建立时间和保持时间范围内，这样触发时钟有效时认为复位信号仍有效则执行复位寄存器，如果认为无效，则执行锁存输入信号。

2.首先复位电路的触发时钟要与被提供复位信号的时序电路使用同一时钟源。

3.复位电路的设计原则根本在于产生的异步复位信号的释放时刻要避免出现在触发时钟的建立时间和保持时间范围内。

4.关于复位电路上贴中的复位电路类似与同步复位电路需要有触发时钟沿到来后，rst_n复位信号才有效输出，实现了复位信号与后续电路的时钟同步，躲开复位信号释放时刻不安全范围。不足是要等到触发时钟才有复位信号输出。