一、星网锐捷 硬件笔试
1、在双向总线设计时,当总线没有输出的时候,应该将总线赋值为()
A逻辑0 B逻辑1 C高阻 D不定态
2、如果一个多接口设计电平需要支持LVCMOS33、LVCMOS25和PCI33_3的电平标准,那么在CPLD造型的时候,应该选择芯片的BANK数应该大于等于()
A2 B1 C3 D4
3、CPLD的复位信号低电平有效,那么复位信号在约束处理合理的是()
A端接上拉约束 B端接下拉约束 C端接总线保持约束,外部下拉 D端接悬浮约束,外部下拉
4、能够实现“线与”功能的门电路是()
A与非门 B或非门 C三态输出门 D集电极开路门
5、
6、
7、组合逻辑电路消除竞争冒险的方法有()
A前级加电阻 B在输出端接入滤波电容 C后级加缓冲电路 D屏蔽输入信号的尖峰干扰
8、
9、
10、设计一个四位二进制码的奇偶位发生器(假定采用偶检验码),需要几个异或门()
A 2 B3 C4 D5
11、在计算机存储体系中,缓存的作用是()
A弥补主存的存取速度不足 B缩短主存的读写周期 C减少CPU访问存储次数 D弥补主存容量不足的缺陷
12、计算机系统中的虚拟存储器的地址应是()
A逻辑地址 B物理地址 C间接访问地址 D直接访问地址
13、计算机系统中的外围设备的编址方式有()
A统一编址和独立编址 B直接编址和间接编址 C程序编址和硬件编址 D可骗址和不可编址
14、
15、所谓中断查询,查询的是()
A中断请求信号 B中断标志位 C外中断触发方式控制位 D中断允许控制位
16、负反馈放大电路中,为保证电路不产生自激,需引入补偿技术,为保证经补偿后的放大电路不的带宽不降低,需引入()
A简单电容补偿 B密勒电容补偿 C超前相位补偿 D滞后相位补偿
17、
18、在下图所示的N沟道增强型MOS管的驱动过程中,当MOS管G级与S级之间的电压VGS进入密勒平台前是驱动电压给等效电容()充电的过程,电压VGS进入密勒平台后是驱动电压给等效()充电的过程。
A CGS CGD B CGD CGS C CGS CGS D CGD CGD
19、
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锐捷的题比较多,以后再补上。
二、海华电子 数字硬件(FPGA方向) 这个公司比较挑学校
1、在multiplier中配置生成一个常系数的乘法器,乘数为有符号型18位宽,常系数为-100,则运算结果的位宽为()
A 19 B 25 C 26 D 100
2、时钟周期为T,触发器D1的寄存器到输出时间最大为T1MAX,最小为T1MIN。组合逻辑电路最大延迟为T2MAX,最小为T2MIN。则触发器D2的建立时间应该满足什么条件()
A 大于T1MIN+T2MIN B 大于T1MIN+T2MAX C小于T1MAX+T2MAX D小于T1MAX-T2MAX
3、 16分频电路要用多少个触发器()
A 3 B 4 C 5 D 6
4、在Distributed RAM G enerator 中生成一块Single Port RAM后,其管脚有addr[5:0],data[15:0],clk,we,q[15:0],请分析其读写方式()
A 异步写,同步读 B 同步写,异步读 C 异步写,异步读 D 同步写,同步读
5、如何防止亚稳态()
A 降低系统频率 B 用反应更快的FF C 引入同步机制,防止亚稳态传播 D 改善时钟质量,用边沿变化快速的时钟信号
6、FPGA一般由静态存储器和三种可编程单元组成,它们分别是 ______ ______ _____
7、时序逻辑电路通常包含______电路和_____电路,其中______ 电路是必须的。
8、数字电路中时序逻辑电路部分按照其触发器是否有统一的时钟控制分为____和___,其中______电路必须出现在时序逻辑电路中。
9、一个寻址容量为16K*8的RAM需要_____ 根地址线,____根数据线。若要扩展成32K*16的RAM,需要16K*8的RAM____块。
10、一个基本RS触发器在正常工作时,不允许输入R=S=1的信号,因此它的约束条件是_______.
简答题
11、如何将JK触发器构成T触发器,试画出逻辑框图。
12、什么是门控时钟?门控时钟的缺点是什么?
3、简述FPGA与CPLD的内部结构区别
用户425366 2013-12-17 09:35
用户436773 2013-12-2 11:50
用户377235 2013-11-30 11:49
有没有答案啊
用户377235 2013-11-30 11:48
用户377235 2013-11-30 08:49