原创 【博客大赛】VHDL中信号与变量的区别及赋值的讨论之变量的使用

上一篇文章中讲述了信号的使用，在这里讲一下变量的使用

变量的赋值

同信号不同，变量的赋值只能在进程内部完成。

1、变量的普通赋值

这里所说的变量的普通赋值，是指变量赋值不需要通过时钟边沿的驱动。由于进程中的语句都是顺序语句，所以进程中的变量赋值都是顺序执行的。但有一点需要注意，就是如果在一个进程中多次为一个变量赋值时，赋值会立即起作用，这就与C语言等普通的高级语言相类似了。什么意思呢?也就是说在进程内部多次为一个变量赋值时，赋值立即起作用；如果还将此变量赋给其他信号或变量，一律都按此变量的最近一次所赋的值赋给其它信号或变量，而为此变量多次赋值的语句的位置对结果产生影响。

例7（例8、9都是的实体与库文件说明与例7相同）

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity test is

              port(clk:in std_logic;

               a,b:in std_logic_vector(3 downto 0);

               y:out std_logic_vector(3 downto 0));

end entity test;

architecture one of test is

              begin

              process(a,b)

                  variable s: std_logic_vector(3 downto 0);

                 begin

                  s:=a;

                  s:=a+b;

                  y<=s+1;

              end process;

end architecture one;

在例7的程序中，由于s是变量，所以对s的赋值都是立即起作用的。变量与信号的赋值也都是顺序执行的，这些都与信号的赋值相类似。由于y<=s+1写在s:=a+b之后，所以将a+b的值赋给y。仿真结果如图6所示。

图6 变量的普通赋值(1)

例8：

              process(a,b)

                  variable s: std_logic_vector(3 downto 0);

                 begin

                 s:=a;

                 y<=s+1;

                 s:=a+b;

 end process;

在例8的程序中，由于s是变量，所以对s的赋值都是立即起作用的。变量与信号的赋值也都是顺序执行的，这些都与信号的赋值相类似。由于y<=s+1写在s:=a之后，所以将a的值赋给y。仿真结果如图7所示。

图7 变量的普通赋值(2)

2 变量的时钟边沿赋值

这里所说的变量的时钟赋值，是指变量赋值需要通过时钟边沿的驱动。由于变量不同于信号，其赋值是立即进行的；所以如果一个变量在时钟边沿到来时多次赋值，然后再将其赋给其它信号或变量，则将其最后一次赋值所得到的值在赋给其它信号或变量。

例9：

     process(clk)

                  variable s: std_logic_vector(3 downto 0);

                 begin

                  if clk='1'and clk'event then

                   s:=a;

                   y<=s+1;

                   s:=a+b;

                    end if;

end process;

在例9的程序中，如果clk发生变化，则执行此进程，如果clk出现上升沿，则执行if语句中的几句赋值语句；对s的进行赋值s:=a，所以将a的值立即赋给s；而y<=s+1这句赋值语句紧接着s:=a的后面，所以将此时的s加1然后赋给y；由于变量与信号不同，其作用的范围仅限于进程，所以与例5例6不同，y<=s+1这句赋值语句所执行的是s已经发生变化时(赋值变成新的a时)的取值加1后再赋给y。仿真结果如图8所示。

图8 变量时钟边沿赋值(1)

例10：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity mux21 is

              port(clk:in std_logic;

                a,b:in std_logic_vector(3 downto 0);

               y:out std_logic_vector(3 downto 0));

end entity mux21;

architecture one of mux21 is

              begin

              process(clk)

              variable s: std_logic_vector(3 downto 0);

                 begin

                  if clk='1'and clk'event then

                   s:=a;

                   s:=a+b;

                   y<=s+1;

                  end if;

             end process;

end architecture one;

在例10的程序中，如果clk发生变化，则执行此进程，如果clk出现上升沿，则执行if语句中的几句赋值语句；对s的进行赋值s:=a+b，所以将a+b的值立即赋给s；而y<=s+1这句赋值语句紧接着s:=a+b的后面，所以将此时的s加1然后赋给y；由于变量与信号不同，其作用的范围仅限于进程，所以与例5例6不同，y<=s+1这句赋值语句所执行的是s已经发生变化时(赋值变成新的a+b时)的取值加1后再赋给y。仿真结果如图9所示。

图9 变量时钟边沿赋值(2)

上述例1~10的程序必须要有use ieee.std_logic_unsigned.all;，否则报错：can’t interpret subprogram call。