原创 1.9节 本章的回顾以及下一章的预告

1.8节的问题，怎么解决那个逻辑回路的脉冲问题。办法通常是可以在短路径添加一些逻辑门，保证布尔表达式不变，或者在布尔表达式不变的前提下在非最短路径添加一些起“稳定作用的逻辑门”。

后一个是什么意思看答案：首先我们从K图下手，还记得K图的规则？

，很简单吧。下面给出实现：

。这里不会分析？别忙一点一点来。首先初始状态A=0，C=1，B=1，那么输出为1；然后B变为0，问题仍然存在在电路里，但注意由于多余的AND门起到了“稳定门的作用”让Y保持不变。感觉加一个and门就能让Y一直保持1感觉不太正确？哈哈，感觉出了错，因为我们的K图保证了原来电路功能的正确性~。

总结一下就可以发现，Glitches一般都发生在K图相邻圈圈的转换上，所以设计时要多加注意。我们能做的不要想着把Glitch从回路中消灭掉，因为大部分Glitches是回路的一种固有属性，我们做的只是一定要知道它们的存在~。

好了，这一章的内容算是完事了。从最底层的基础CMOS设计，到逻辑抽象层的逻辑门回路，二进制数，布尔代数，组合逻辑回路到时序分析，这一章讲的全部都是基础中的基础。大家有认真掌握么？这是蜕变为大师的一个不可避免的台阶。其实一开始一头雾水，可以多背，这样记住了，再去理解也不是不可行的，有的时候效果会更好。总之，这一章的内容，掌握的要达到运用如流的程度，例如数码管那个最经典的案例，一定要能做到给你一张白纸，一直笔就能动手从头到尾马上（10分钟足够）设计出来的程度，如果做不到，就要反复的看，甚至背下来。

有了上面这些所有的基础之后，我们下节进入大家期待已久的 内存原理，状态机（FSM）的一块中去。不过，在这之前，我还是要给大家一些联系，检测一下是否已经掌握本章的内容了（如果想成为大师，做下面的练习的时候要练到是不需要查阅任何资料）

1.我们把只用一组逻辑门就可以构建所有布尔表达式的组成为通用门，举个例子说我们可以用（AND，OR，NOT）组成NAND，NOR，XOR等等。。。那么（NAND），（OR，NOT），（AND） 分别是不是通用门呢？

2.从CMOS角度解释为什么污染延迟要小于传播延迟~

3.用推泡泡定理化简，写出其表达式

4.

给出需求：，用三种方法实现：a.只用8：1MUX， b.4：1MUX和一个反向器， c.2：1MUX和一些逻辑门

*（综合度比较高，也是本阶段比较难得问题）5.设计一个优先权回路，这里要A7：0共8个输入，Y2：0三个输出和一个在输入均为0的情况下输出为 NONE （8个输入，4个输出 ：Y2：0+NONE）

然后给出各个逻辑门的时序参数见下表：

对你的设计进行时序分析，并加以改进使相应速度最快~

好了，下一章让我们进入FlipFlop（FF）神马的---内存原理与实现