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2003年买的电子管功放机，俗称胆机，坏过几次，咨询厂家，购买零件，自己修理，干中学，学中干。 有照片记录的是2011年3月，一天，发现整流管比之前红亮了很多，赶紧关机，想找原因，反反复复折腾了几个月，搞好了。 就此，还在网上论坛咨询和讨论， 欧博Rererence 5.0电子管发粉红色光，何故？-『胆艺轩音响技术论坛』-胆艺轩 论坛 发表于2011-5-7 同时与厂家联系得到支持，见文： 29kg胆机修理之联想——环保简易，做到真难！-面包板社区 发表于2011-6-13 又继续使用了多年，期间又出现300B管子发红，联系厂家，说换管子吧！换了前置放大管和整流管，记不得先后了。 还是不行，就又更换了300B，就是这两个，没有任何厂家信息！ 没管那么多，毕竟相信制造商的诚信。 就这么折腾着，将就用着，总觉得不妥，还在边用边琢磨，边修理，换过电解电容器（下图右下角），换过电阻。 期间，还寄回厂家修理过。 直到2019年，因个人原因，在外地五年多，机器也就断电闲置。中途回来过两三次，记得有一次开机发现不妙！看见冒烟了，赶紧关机，贴了张纸条，不敢再用了。 今年九月初回到家，一个劲儿地清理清洁，我的电子电器电脑也是。 毕竟以前拿拆解做研究学习人家如何做产品设计，收留了太多东西了，这次决定了， 拆不完，不拆了，扔扔扔-面包板社区 但是最喜爱的胆机音响系统绝对是不会扔的！ 这次下决心一定要修理好！ 九月底开工！ 搬上工作台来。 拆开来很容易。 第一眼就看到之前厂家修理而更换了的四个大电解电容的引脚焊接不良。 焊好后，开机，一会儿，噗的一声，一股白烟，赶紧关机！ 又看到一个电解电容器鼓了起来，也看到电阻的焊锡质量较差。 电容里面的液体流了出来。 这可咋办？ 呵呵，你说巧不巧？这段日子在微信和远在天津的表哥一直在聊HI-END发烧友话题，交流收藏和玩法与经验等。说到修胆机遇到了麻烦！他说他手头有零件，还告诉我提高可靠性和音质的解决方案。 这是寄给我的材料，呵呵，还推荐给我一个美国通用电气高品质整流管，用了才知道，音质提高的十分明显！ 电阻和电容体积大了，原位置不合适安装了，都想办法固定，给换上了。 在把所有焊点都目视检查一遍，不放心，就补焊一下。 开机，用的是两个不知品牌的300B，一会右边的发红啦！赶紧按开关关机！ 怎么回事？第一想到采取最简单的方式，两个管子对调一下，开机，还是那个管子发红，说明是管子的问题啦！ 咋办？没有新管子啊！本能地想到原装的两个管子，总感觉是没有坏，于是就装上啦！正常！ 哈哈，成功啦！ 回看，想来之前出故障的根本原因都是焊接工艺质量低下！用着用着，时间长了就导致电阻、电容、电子管原件变质而使整机不正常。 战果向表哥汇报，他说你再换上我给你的那个整流管，效果更好！ 照办！音质效果就是大有提升！ 哈哈，好奇，电阻发热程度怎么样了呢？开着机，用手感觉一下，有热度，不烫手，正常！ 大功告成！ 只要在家，都要挤点时间开机欣赏音乐歌曲，毕竟几十年下来，有不少的黑胶唱片、磁带、CD，都十分喜欢听一听，要么坐下不想起来，要么边做事边听，尤其是享受自己的劳动果实，更是一番滋味。

挑战：复杂度高且追溯效率低 在现代软件开发领域，需求到测试用例及其结果的追溯是确保质量的关键环节。然而，手动将测试用例与需求关联是一项耗时且容易出错的工作。开发和测试人员面临以下挑战： 需求的动态变化 ：开发过程中需求的频繁变更要求不断地更新和重新关联测试用例。 一致性缺失 ：手动关联往往不一致且不完整，导致追溯性出现断层。 审查过程繁琐 ：需求或测试用例的任何变更都需要进行详尽的审查，以保证追溯性的准确性。 故障分析复杂 ：测试用例失败时，尤其是当它覆盖多个需求时，很难确定具体是哪个需求受到了影响。 这些挑战导致测试流程效率低下，并增加了关键需求未得到充分测试的风险。 动态追溯方法带来的成果 动态追溯方法通过实现测试用例和需求的动态自动关联，彻底改变了测试流程。以下是该方法的主要成果： 自动更新 ：需求或测试用例的变更会自动反映在追溯性上，确保变更发生时，立即明确受影响的需求和需要调整的测试用例。 实时相关性检查 ：所有测试最初都会执行。之后，只有实际覆盖需求的测试用例会自动与这些需求关联。 精确的故障分析 ：测试失败时，能够准确识别受影响的具体需求。如果测试用例涉及多个需求且某个条件失败，只有相关的需求会被标记为失败，而其他需求则视为通过。 减少审查工作量 ：自动一致性检查消除了广泛手动审查的需要，节省时间并减少人为错误的可能性。 持续追溯 ：该方法确保追溯性持续自动更新，保持追溯信息始终最新和准确。 表格 - 静态与动态追溯 实施该方法所需的条件 为了成功实施动态追溯方法，需要满足以下条件： 自动化测试环境 ：需要一个支持自动测试执行和评估的先进测试环境，能够动态生成和管理测试用例。 高效的需求管理工具 ：需要一个强大的需求管理系统，便于与测试环境集成和同步，确保需求及其变更顺利融入测试流程。 数据一致性 ：测试和需求数据必须一致且结构化良好，明确定义的数据结构有助于自动关联和追踪。 高级评估功能 ：测试环境应具备高级评估功能，以高效评估复杂条件和预期结果，这可以通过Python等脚本语言实现。 员工培训 ：测试人员和开发人员需要接受有关自动化工具和方法的培训，以充分发挥动态追溯的潜力。 结论 动态追溯方法为解决软件开发中追溯的挑战提供了创新的解决方案。通过自动和动态地链接需求和测试用例，使测试过程显著提高效率和精确度。该方法减少了手工操作，改善了故障分析，并确保了持续的追溯性，最终提升了软件的质量和可靠性。采用动态追溯方法来优化您的测试流程，成功应对现代软件开发的挑战。

VLSI 设计中的线性 RC 延迟模型 众所周知，为了使晶体管更小，人们做了大量工作。然而，仍然需要对 VLSI 电路和模块进行相应的工作，以适应更小的设计。这些 VLSI 电路和模块可能很简单，只有几个逻辑门（包含两到四个晶体管），也可能是包含成千上万个晶体管的更大系统。相反，这些系统需要满足各种工作条件下的速度/延迟和功率要求。 众所周知，为了使晶体管更小，人们做了大量工作。然而，仍然需要对 VLSI 电路和模块进行相应的工作，以适应更小的设计。这些 VLSI 电路和模块可能很简单，只有几个 逻辑门 （包含两到四个晶体管），也可能是包含成千上万个晶体管的更大系统。相反，这些系统需要满足各种工作条件下的速度/延迟和功率要求。 在本文中，我们将讨论如何确定单个晶体管的大小，以便在考虑到这些需求的情况下与其他晶体管正确集成。我们将首先介绍 RC 延迟模型。 这篇文章是系列文章的一部分，在该系列文章中，我们还将讨论其他流行的模型，例如用于估计 VLSI 电路延迟的 Elmore 延迟和逻辑努力。在这些后续文章中，我们还将研究如何组合这些晶体管和栅极以提供面积，同时提供性能。 线性 RC 延迟 与大多数电气系统一样，晶体管可以建模为简单的 RC 电路，其中通道宽度建模为 电阻 器，而扩散（即源极/漏极）之间的空间建模为 电容 器。 这创建了一个 RC 网络，该网络以在输入端（在本例中为晶体管的栅极）应用阶跃输入时具有指数上升/下降瞬态响应而闻名。上升/下降时间（即输出电压电平与输入电压电平匹配所需的时间）定义了晶体管电路的延迟。 计算晶体管的电阻 现在，什么是晶体管的有效电阻？我们如何计算晶体管的电阻？ 通常，晶体管的电阻是漏源电压与漏源电流之间的比率。 在建模中，单位 NMOS 晶体管的有效电阻为 R，等于单元库或工艺中使用的尺寸 NMOS 晶体管的电阻。并且由于具有大宽度的晶体管驱动更多电流，因此 k 倍单位宽度的 NMOS 晶体管具有RkRk的电阻。而由于PMOS晶体管的迁移率较低，其有效电阻通常为2Rk2Rk。 晶体管的有效电容 对于 k 倍单位宽度，单位 NMOS/PMOS 晶体管的有效电容为“C”或“kC”。用于驱动类似逆变器的逆变器的等效 RC 电路如下图 1 所示。 图 1.所有图像改编自CMOS VLSI 设计（第 4 版）1，作者 Neil HE Weste 和 David Money Harris 由于 反相器 的PMOS晶体管尺寸为2倍单位，NMOS为单位宽度，因此它通常为驱动电路提供总计3C的输入电容。 回顾一下，当输入为高电平 (3.3V) 时，NMOS（底部晶体管）导通，并在将输出电压下拉至地 (0V) 的同时提供“R”电阻。但是，当输入为低电平 (0V) 时，PMOS（顶部）导通，并且在将输出电压拉至高电平 (3.3V) 的同时还提供 R 的电阻。 这意味着，在上升/下降转换中，等效 RC 电路的有效电阻为“R”。同时，每个晶体管（3C）的总电容不随晶体管的变化而变化。由于我们有两个逆变器级联在一起，它们总共提供 6C 的电容。 为 3 输入与非门调整晶体管大小 为了进一步了解晶体管在逻辑门中的大小，让我们看一下 3 输入与非门。 作为参考，如果任何输入为低电平，与非门将提供高电平输出。买电子元器件现货上唯样商城。相反，当所有输入均为高电平时，输出将为低电平。这为我们提供了三个并联的 PMOS——只有一个 PMOS 足以将输出电压拉至高电平——以及三个串联的 NMOS——这三个 NMOS 需要先导通才能将输出电压拉至低电平。 为了有效地调整每个晶体管的尺寸，我们必须注意，电路中的晶体管尺寸必须以 NMOS 部分提供单位电阻“R”而 PMOS 部分必须提供两倍单位电阻“2R”的方式确定以确保相等的上升/下降时间。 由于三个 NMOS 晶体管串联连接，它们的总电阻必须为 ((frac{R}{3} + frac{R}{3} + frac{R}{3} = R))其中 k = 3。由于只有一个 PMOS 足以将输出拉至高电平，因此在坏情况下，每个 PMOS 晶体管保持有效电阻 (frac {2R}{2} = R ) 其中 k = 2.( R 3+ R 3+ R 3= R )(R3个+R3个+R3个=R)2对2= R2个R2个=R 在上升/下降晶体管处，每个输入将呈现 5C 的输入电容，而输出端 Y 的总输出电容为 (2C+2C+2C+3C = 9C)。 向前推进，可以开发等效 RC 电路以给出图 2(c) 和 2(d) 中所示的电路。 图 2。 下降过渡 (2(c)) 显示所有 NMOS 晶体管都需要导通，而上升过渡 (2(d)) 显示坏情况，其中一个 PMOS 导通同时两个 NMOS 晶体管导通， ，有助于电路的总电容。 评估电路的瞬态响应：传播延迟、 ST C 和 TT C 在推导出合适的等效 RC 电路后，下一步是检查电路的瞬态响应。如果我们检查下面图 3 中所示逆变器的等效 RC 电路，目标是估计在输出端看到输入电压的时间。 施加输入 (V DD) 与输出 (frac {V_{DD}}{2})之间的时间称为传播延迟。传播延迟的表达式可以从给出的一阶电路的经典传递函数导出：V D D 2V丁丁2个 H ( s ) = 1 1 + s R CH(秒)=1个1个+秒RCV o u t = V D D e ? t R CVo你吨=V丁丁电子?吨RC 因此，传播延迟是瞬态响应的时间常数 (τ)，即： t p d = R C吨pd=RC 图 3。 从图 3 中的延迟响应来看，目标是将传播延迟推至接近于零以生成总体上更快的电路。在文献中，这种方法通常被称为单时间常数(STC) 方法，这是一种估算电路延迟的简单方法。 然而，这种方法在估计较大电路的延迟时似乎不准确，这导致了双时间常数(TTC) 近似的发展，由于第二个时间常数，它使我们有机会获得更好的延迟估计。 检查上面讨论的 3 输入与非门，其 RC 电路可以如图 4 所示给出。 图 4。 该电路的阶跃响应为 H ( s ) = 1 1 + s + s 2 R 1 C 1 R 2 C 2H(秒)=1个1个+秒 +秒2个R1个C1个R2个C2个 和 V o u t (t)= V D D τ 1 e ? τ τ 1? τ 2 e ? τ τ 2τ 1 ? τ 2Vo你吨(吨)=V丁丁τ1个电子?ττ1个?τ2个电子?ττ2个τ1个?τ2个 在哪里 τ 1 , 2 = R 1 C 1 + ( R 1 + R 2 ) C 2 2 2]τ1个,2个=R1个C1个+(R1个+R2个)C2个2个 2个] 和 R * = R 2 R 1; C * = C 2 C 1R＊=R2个R1个;C＊=C2个C1个 但由于 TTC 近似的复杂性，这违背了将 CMOS 电路延迟简化为简单 RC 网络的目的。然而，它可以通过 STC 模型进行简化，给出一个近似的时间常数 (τ)。 τ = τ 1 + τ 1 = R 1 C 1 + ( R 1 + R 2 ) C 2τ=τ1个+τ1个=R1个C1个+(R1个+R2个)C2个 单时间常数 (STC) 与双时间常数 (TTC) 根据 Mark Alan Horowitz1 的说法，如果性常数明显大于另一个，则此近似值有效。 然而，根据 Neil HE Weste 和 David Money Harris2 的说法，这种近似被认为会产生 7%-15% 的误差，因此不能给出中间节点的准确延迟描述。

本文为硬件原理图设计的通用规范，主要从基本的设计角度，总结一般公司的设计要求，整合而成。 1. 原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。 2. 原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。 下图分别为符合规范和不符合规范的例子。 文字都向上或者向左，符合规范 文字方向不一致，有文字向右，字符重叠，不合规范 标注文字方向向下，不合规范。 3. 原理图上的各种标注应清晰，不允许文字重叠。 原理图上包括网络名、位好、器件管脚号等各中字符都不允许重叠下面是不符合规范的例子 4. 元器件的位号要显示在该元件的附近位置，不应引起歧义。 5. 芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。 6. 有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定含义”包括但不限于如下信号：片选，读写，控制，使能。 7. 所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名应尽量体现出时钟频率信息。 为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的CLK后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。 例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK都是符合规范的命名。 串联端接时钟网络的命名参见串联端接网络的绘制和命名 8. 在PCB布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。 9. 采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时 钟信号的命名规范）。 对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。 如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例。 10 提供各单点网络列表和未连接管脚列表，并一一确认 关于单节点网络和浮空管脚的检查 可以通过Cadence附带的原理图规则检查工具Rules Checker对原理图进行规则检查。我们最常用的是单节点（Single_node_net）和浮空管脚（Unconnected_instance）检查。 启动Rules Checker的方法是选择Allegro Project Manager的菜单Tools – Rules Checker。在Logic Rules一项中选择net_name_checks.rle中的single_node_net和Property_checks.rle中的unconnected_instance选项（根据需要可以继续选择nets_shorted等选项），运行Rules Checker。 运行完成的结果可以通过读取文本文件的方式检查，也可以通过View Marker直接在原理图上定位确认。 在设计中出现单节点和浮空管脚是很正常的事情，例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认，确保没有漏接网络或者遗留未处理的CMOS输入管脚、器件控制管脚。

电路中，电容的主要作用有四种，也就是我们常说的储能，滤波，旁路，去耦。四种电路的应用形式，可以用下图简要表示应用场合。 其中，对于储能我已经多次详细讲过，不妨再重复一次。对于电容的储能效果可以描述如下。 不降低于 IC 的最低工作电压，以保证工作安定。 结论：此时的备用电容相当于小池塘的功能。类似于庄稼需要水灌溉，如果只有远处的水库水源充足，那么当干旱严重时，远水解不了近渴，庄稼可能枯萎。 但是，如果庄稼旁边有小池塘，那么，但干旱严重时，可以先通过小池塘来应急，保证庄稼稳定生长，待水库水源过来时，在大规模补充。 其中，庄稼相当于图中的芯片； 干旱严重相当于要求大电流； 小池塘就是电容；水库指的是远处的电源模块。 然后，电容的主要分类有陶瓷电容，钽电容，贴片电容和电解电容等。 而这当中， 0.1μF 可以说是所有电路设计中最重要最普遍的存在。 我们随便举几个例子， 0.1uf 陶瓷电容器非常适合滤除 1KHz 以上的噪声。电源尖峰和其他噪声可能会导致项目中发生各种奇怪的事情，因此拥有其中的一些应该会有所帮助！该专用电容器的额定电压为 0.1uF 和 50V 。将它们放置在所有 IC 上 VCC 引脚旁边，以提高稳定性。 无论是在原理图，或者 PCB ，又或者 BOM 中，都非常常见。 比如原理图中， 在比如 PCB 中，电容尤其是 0.1uf 的电容应用也相当广泛。 当时被我们当作万精油的 0.1uf 电容，也不要什么地方都用。 因为，根据电容的阻抗 - 频率的特性曲线 电容在高频范围内，不再是一个单纯的电容，还会有电感的特性成分。具体来说，谐振点有两条曲线交会而成，左边取决于电容器件的容量 C ，右边取决于电容器件的 ESL. 基于这个原因，在高频时， 0.1uf 的电容就不单单是电容了，还要考虑其电感的影响。 知道这一点后，那高频该如何选择呢？多少频率范围算是高频呢 ? 我们就可以参考上图，或者网上找更全面的电容值和自谐振频率对照表来加以参考。 透过这张表，也能看出，电容的应用也工作的场景及频率范围有密切的关系，不能一刀切的应用。