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  • 热度 2
    2020-1-10 10:44
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    连接器线缆取证的关键因素II-案例分享
    作者:百佳泰测试实验室/ Paul Chou 承接上篇 “ 高频治具设计的现况与未来”文章之后 ,接下来接续的此篇文章将会对测试时所遇到的实际案例来与大家分享,藉以说明 PCB 治具设计过程中有可能被忽略掉的细节以及所需考虑的要点,验证百佳泰在高频治具设计上所积累的设计经验,而上一篇的高频治具设计的现况与未来文章中有提到百佳泰依据经验在高频测试时最常发生的五点 Potential Risks: A. Impedance not matching 阻抗不匹配 Ø 阻抗匹配 (Impedance matching) 是指为了使信号功率能从信号源( source )到负载( load )端得到最有效的传递,让信号在传递过程中尽可能不发生反射现象。 Ø 阻抗若不匹配时,会发生反射、造成能量与信号无法完整传递,以及辐射干扰等不良影响。 B. Crosstalk 串音干扰 Ø 两条信号线之间的耦合干扰现象,可分为近端及远程串音。 Ø 串音干扰发生时,会影响信号完整性。 C. Attenuation 衰减 Ø 高频信号由 Source 传递至 Load ,传输过程信号的损失。 D. Return Loss 反射损失 Ø 高频信号因阻抗 不 匹配造成输入信号反射的现象。 E. ACR (Attenuation to Crosstalk Ration) 衰减串音比 Ø 远程串音与衰减的差值。 Ø 当 ACR 发生时,即代表 Crosstalk 与 Insertion Loss 可能也有相应的问题发生,造成信号完整性可能会有所影响以及信号效率降低的不良情况产生。 百佳泰高频治具测试实际案例: 为协助您的产品从开发初期到上市都能拥有良好的质量,百佳泰搜集了实际测试中最常发生问题的以下三个 Potential Risks ,以此作为分享 : -Impedance not matching 阻抗不匹配 -Attenuation 衰减 -Crosstalk 串音干扰 案例 1: A 公司的 HDMI 2.1 Receptacle Connector 测试时, Receptacle 端的 CLK Trace 阻抗就算为 95.809Ω ,但 Insertion Loss 表现不见得为佳。 Impedance: 95.809Ω ( 改善前 ) : Insertion Loss ( 改善前 ): 解决方案 : 如同上一篇文章所说过的第 2 点,客户连接器加工方式所造成的 Insertion Loss 影响,重新检视 Receptacle 端的焊接问题 , 即有所改善 , 所谓眼见不一定为凭,即为此例。 Insertion Loss ( 改善后 ) : 案例 2: B 公司的 USB3.0 Type A Receptacle connector 其 D+ & D- pin SMD pad 面积大,焊接时更要注意阻抗匹配的问题,否则容易造成接触面 Impedance 偏低的状况发生。 D+ & D- connector pin: 改善前 : 解决方案 : 此例的焊锡量要少,并确保 connector pin 与 PCB pad 平贴,才能减低 connector pin 与 PCB pad 接触面 阻抗不匹配的情况发生。 改善后 : 案例 3: C 公司的 TBT3 的 Receptacle connector 其 RX2_P & RX2_N IRL(Integrated Return Loss) 在标准附近未过, PCB 阻抗设计或是 connector 内部设计都有可能是原因之一。 未达标准 : 改善前 : 解决方案 : 经过比对确认 , 此案例虽然 Trace 设计阻抗为 50 Ω ,但实际状况下阻抗却不见得会落在 50 Ω 左右 , 故设计时可提高 PCB 设计阻抗以避免此风险 。 改善后 : 案例 4: D 公司的 USB3.0 Type A Receptacle connector 设计为 pin 脚为深入铁壳内的设计 , 测试过后此设计会造成 Near End Crosstalk(SS : TX/RX) 超过协会规范 (3.6mV) 而 fail 。 B 公司的连接器 : 改善前 : 4.1906mV 解决方案 : 经过验证,其问题点为铁壳内部的 GND 所造成,加强内外部铁壳与 PCB GND 连接其信号完整性才会提高而通过规范。 改善后 : 3.5948mV 全方位高频治具设计与测试服务 通过以上所举例出的的四个案例,都显示出高频设计上的一些不能轻忽的要点,从设计规划、治具焊接、再到加工方式,每一步的操作都会影响到高频性能。尤以焊接部分为例,轻则影响信号表现,重则阻抗不匹配或是 IL 以及 RL 不佳而使高频信号失真,这是在高频版设计上所不能轻忽的。
  • 热度 16
    2019-10-9 18:29
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    工匠精神
    摘要 工匠精神,就是把工作不仅做对,还要做 好 。 * * * * * * * * “工匠精神”,一个看上去很好理解,但又很难说明白的词。 我个人的理解:对于我们打工的人来说,就是把工作做 好 , 不是做对 !什么算是做好呢?就是好得没有毛病挑。 什么叫没有毛病挑? 现在交警在十字路口安装了电子拍照相机记录闯红灯的违章。大家收到此类违章通知时,都是看一下证据后,二话不说,直接交钱。如果没有记录照片,大家会不会老实地交钱?交警的在这个方面的投入,就算是工匠精神----在开出的罚单里挑不到毛病,违章者只好老老实实地交罚款。 * * * * * * * * 在工厂管理中,当有员工做错事,我们会从“人机料法环”五个方面入手来分析此事件中,各个方面有没有改进的机会,亡羊补牢。如果作为相关方的我在这个案例中,并没有找到要我改进的内容,我们才可以说,我的工作在这个事件中是做好了。 以下面的这一个照片为例。设计的工程师在画图时,如果考虑到实物上的接线布局,就应是1A 2A 1B 2B的顺序画原理图。工程师贪图自己的方便,布局成现在这个样子。 这种布局,就给生产线的员工挖了一个坑,员工接线时,如果不仔细看一下位置标识而直接按线色顺序接线,就是接错线。 毕竟对工程师来说,他只要做一次。而工人,是每做一次这个产品,都会要防这个坑的。有时候因为该接工岗位的工人临时请假,按排另一个工人临时顶岗,顶岗的工人第一次做这个,可能就会跳坑了。(通常情况都是这么发生的。) A 有经验的 工程师在设计时会将2A 1A对调一下。 B 好的 工程师经别人的提醒后,会立即改。并且吸取教训,以后不会再犯。 C 我们也会遇到的一种工程师,他们会以种种理由拒绝更改,用得最多的是:“ 我设计没有问题,工人接线时要看清图纸的。 ”而且,在工厂里,这种工程师还很多。 成语“勤能补拙”说是就是由B到A。 好的工程师和差一点的工程师,他们的水平都差不多,就是“好”的意识上的区别----把工作做好的工匠精神。 造成C问题的根本原因是:工程师只是呆在办公室里做设计,根本不知生产线上工人的实际操作。这个时候,在工程师这个层面谈不拢,有的人会把问题交给双方的经理们去处理。到了这个地步,双方都不会有好果子吃。经理们会认为这种小事居然要上升到他们这个层面来解决,这帮工程师的水平是不是太次了?基于这一点,有的人也不愿意把问题升级到经理那里,他会等真的有人跳坑了后,再让工程师改。但如果问题真出现了,总归是不爽的。负责一点的人会私下里和工程师泡蘑菇,缠得对方没有办法,最后达成一个折衷的方案来,比如不立即改,让工程师自己给定一个时间内完成更新即可。工程师通常会在出其它EC的时候,把这个内容顺便加进去。 好的工程师和不好的工程师,区别就在这里,就差这么一点点儿----把工作做好的工匠精神。 说到这里,引出一些关于质量管理的几个基本思路: 工厂里的质量管理,不是质量部一个部门的事,质量是所有人的事。 工厂的质量成本,在设计阶段解决的问题,其质量成本最低,只要花很少的钱就可以避免后面的大的问题发生。等量产了,发生问题后的纠正成本会很大很大很大。 第一次把事情做对。不管在哪个岗位,都要有这个意识。有时纠错的成本会很大。即使没有发生金钱损失,为纠错而花费的时间也是成本。
  • 热度 9
    2018-9-25 09:33
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    【博客大赛】开关电源:变压器详解(一)
    一时兴起,想和大家聊聊变压器的,到了提笔写的时候,心里还是有点发虚的。突然发现原来自己对变压器的了解是如此肤浅。平时做电源基本都是套用公式或者是经验值,计算都是利用软件,真正深入到原理,确实也说不出一二三,也道不明白四五六七。怎么说,借此机会也正好倒逼自己把一些基础的东西整理一下,就当实践和理论的印证。不到位的地方大神小白不要见笑,当然也帮忙指正,一起学习。 要说变压器,第一个反应是图( 1 )这种大家伙, No… ,这里要讨论的是高频开关电源用的变压器,图( 2 )里的这些小只的。 图( 1 ) 图(2) 变压器是反激开关电源的核心,开关电源的输入输出参数决定了变压器各个部件参数,变压器最终的性能又影响到开关电源本身性能。变压器就是要让开关电源工作在一个最优的或者说相对好的工作点上。 开关电源变压器设计要遵循以下两个原则: * 温升: 安规对变压器温升有严格的规定。 Class A 的绝对温度不超过 90°C ; Class B 不能超过 110°C 。因此,温升在规定范围内,是我们设计变压器必须遵循的准则。 * 成本: 开关电源设计中,成本是主要的考虑因素,而变压器又是电源系统的重要组成部分,因此如何将变压器的价格,体积和品质最优化,是开关电源设计者努力的方向。 设计变压器首先要关注以下系统输入输出参数,根据这些参数来设计变压器部件的参数,下面我罗列出来: * 输入电压: Vacmin~Vacmax * 最大导通时间: Tonmax * 输出电压: Vout * 输出电流: Iout * 输入频率: f L * 工作频率: fs * 设计效率:η * 输入功率: Pin=Pout/ η * 最大温升: 40 ℃ 变压器设计,没有特定的套路,也没有啥说先算哪个再设计哪个的说法(因为,通常,工程师都是用软件计算的么,嘿嘿),查阅了很多资料,找了一个我认为比较清晰的思路分享给大家,当然先后顺序值得商榷,有的是同时进行的,有感觉没必要算都是经验值或者是没有特殊情况都是常规值直接拿来用,做个参考了解下也是有必要的,下面我也罗列出来: 1. 选择开关管和输出整流二极管; 2.计算变压器匝数比; 3.确定最低输入电压和最大占空比; 4.反激变换器的工作过程分析; 5.计算初级临界电流均值和峰值; 6.计算变压器初级电感量; 7. 选择变压器磁芯; 8.计算变压器初级匝数、次级匝数和气隙长度; 9.满载时峰值电流; 10.最大工作磁芯密度 Bmax ; 11. 计算变压器初级电流、副边电流的有效值; 12. 计算原边绕组、副边绕组的线径,估算窗口占有率; 13. 计算绕组的铜损; 14. 变压器绕线结构及工艺; 在查阅资料的时候,看到一幅很有意思的关于开关电源变压器的思维导图,这边分享给大家,图( 3 )。 今天是 2018 年中秋,关于开关电源变压器的话题先开个头,接下来的内容,容我慢慢整理一番,在此,祝各位电子同行或者电子爱好者中秋快乐,阖家幸福。 攻城狮聚聚 们的聚集地,期待你们的加入↓↓↓ ( 此群仅用于技术交流与学习讨论, 群内不定时资料分享) 无法入群时,可添加管理员微信 zcoreplayer007 (请备注: 技术交流群 )
  • 热度 3
    2015-4-30 11:40
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    苹果手表从上周开始陆续到货了,最近这几天的一个热门话题自然就是苹果手表的真机上手体验。 尽管苹果手表最贵的Edition版可以达到12万,但运动款真心不算贵,定价三千块钱不到,也就是国内市场一部中高端手机的价格。这个定价一定让很多人心里开始长草——不过就是一部普通手机的钱就,可以换来手腕上的一圈闪,这感觉绝对要比Jawbone之类的手环好得多。在国内市场,我预计苹果手表卖得最好的就是运动款和Edition版。要么性价比,要么最顶配,这是非苹果目标用户对于苹果产品的典型心态。 苹果手表刚发布的时候,我在微博上写下了这样一句话: 现在苹果手表开始发货了,我也应该重新审视当时的这个论断。很巧的是,身边有些同事和朋友入手了,因此让我有机会近距离检视苹果手表的最终呈现。 作为一款智能手表,苹果手表的设计缺少了苹果在工业设计上一贯的惊艳。客观来讲,我们不能对苹果要求过高。考虑到需要一个屏幕,智能手表的表盘部分只能有两个选择:方形或是圆型,于是,主体部分能够发挥的差不多就只有厚度和导角了。但是,麻雀虽小,五脏俱全,减厚还需要更多的技术突破,尤其是电池技术的突破才能逐渐实现。 苹果的设计语言决定了导角不可以随意发挥,于是,苹果将更多的精力放在了表带的设计上。运动版的表带采取了与iPod Touch的吊带相同的设计语言,而金属和皮质的表带则直接回归传统。所以,当你看到一个戴着苹果手表的人,一定要看一下表带,因为那才是真正的选择。 尽管没有什么颠覆性,但我们也必须承认苹果在设计上的思考要比此前众多的安卓手表深刻。中规中矩的设计,“形”让位于“用”。         矩形的表盘最大化利用显示空间;        只允许单点触摸让操作变得简单;        整合了按钮的转轮沿袭了Sony Clie在Palm上的思路;        非必需不亮屏的策略让续航时间得以最大化;        极度克制的提醒机制最大化避免了对用户的骚扰。 相较而言,一些预装的第三方应用,就完全不具备苹果的苦心。这些第三方应用所想的只是如何将自己在手机端的设计适配到手表上,而根本不考虑如何针对手表的交互特点对应用加以裁剪。所以,在苹果手表上首发的应用没有必要洋洋自得,首发的结果可能只是做个反面陪衬,让用户更强烈地感受到苹果的原生设计是多么的用心。 设计上的用心体现了苹果在手表这个产品上的努力,但这份用心更多的是赢取用户对苹果手表并不惊艳的设计的容忍——苹果手表在实用性上和之前各种基于安卓系统开发的智能手表没有根本性的不同。 手腕上的可穿戴设备,至今仍未出现真正具有颠覆性的产品。我试过智能手环,也试过智能手表,但最终这些设备都没能留在我的手腕上,我戴得最多的还是并不智能的传统手表。难怪老牌的手表制造商对于苹果手表并不觉得有什么威胁,并不智能的“智能”其实还只能算个玩具。网上已经有不少用户反馈,他们在玩过苹果手表几天后,终于发现这块智能手表最主要的用途还是看时间。 当然,智能的部分还是带来一个得到普遍认同的价值,就是提醒。但我们知道苹果手表的提醒功能是不能离开手机的。更关键的是,提醒本身并不构成闭环。提醒之后的用户行为对于手表这样一个产品来说很容易便会陷入杂乱。不论是手写还是语音,在苹果手表上的表现还谈不上精彩。我想这也是苹果把提醒做得尽可能轻的主要原因之一。 缺乏惊艳毫不影响苹果手表对于市场的重大意义,和苹果的其他产品一样,苹果手表也肩负着培育市场的重任——只有苹果手表在市场上取得成功,智能手表的市场才能真正开始启动。从两千多的入门款到十二万的土豪款,苹果手表注定将在不同的阶层中谱写成功的篇章,归根到底这是品牌的成功。我在微博上的那句评论可以改为: “苹果手表没有重新定义时间,而是重新定义了市场。”         作者:林敏UX
  • 热度 6
    2014-10-23 15:37
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    一次基于MIPS内核的运动控制器主控SoC芯片设计经历 某公司设计一款基于MIPS 32 24kf内核的用于数控系统或运动控制控制单元的主控SoC芯片。该SoC芯片采用XILINX Spartan6 FPGA为硬件平台,研究基于MIPS内核的SoC芯片。 1.1 SoC芯片硬件开发的意义 *******公司正在开发全数字交流伺服数控系统,该系统的控制单元的核心芯片是基于MIPS32 24Kf内核的SoC芯片(以下简称目标项目)。 本项目是作为目标项目的前期准备项目而展开,其意义是为开发目标项目的SoC芯片提供硬件基础和源代码。 本项目的完成将为目标项目提供丰富的IP核及源代码。 本项目的完成将为目标项目提供一致的硬件开发环境和软件开发环境。 本项目的完成将为目标项目培训有针对性的、急需的人才。 1.2 SoC芯片硬件开发的主要内容 以XILINX Spartan6 FPGA为硬件平台,研究基于MIPS内核的SoC芯片。 硬件平台选择XILINX Spartan6 FPGA,XC6SLX100T CPU内核选用MIPS32 24Kf或MIPS32 74Kf 片上总线选择AMBA(AHB+APB) 诸多其它功能IP核,详见1.2.4 RTOS软件开发环境 1.2.1  关于XILINX Spartan6 FPGA Spartan6 FPGA 为成本敏感型应用带来了低风险、低成本和低功耗的最佳平衡,与前几代器件相比,不仅功耗降低 42%,同时性能提高 12%。作为 Xilinx All Programmable 低端产品系列的一部分,Spartan6 FPGA 可提供先进电源管理技术、多达150,000 个逻辑单元、集成 PCI Express® 模块、高级存储器支持、250 MHz DSP slice以及3.2Gbps低功耗收发器。 本项目FPGA目标芯片选择XC6SLX100T。 详细数据见 附件。 1.2.2 关于MIPS内核 CPU内核选用MIPS32 24Kf或MIPS32 74Kf,为了与目标项目内核一致,优先选用MIPS32 24Kf。 1.2.2.1 MIPS32 24Kf l  With an 8-stage pipeline and a maximum clock frequency exceeding 1400 MHz in 40nm, the 24K family of cores enable SoC designers to reduce product costs and speed time-to-market by giving them the performance headroom to implement more features now and upgrades in the future with software flexibility rather than rigid, fixed hardware. l  Cadence, Synopsys, Magma and other EDA industry leaders help minimize design time and offer a proven path to silicon by co-developing tailored SoC design methodologies. This couples the high-performance, low-power 24K cores with cutting-edge core hardening technologies. l  By standardizing the core interface on OCP (www.ocpip.org), the 24K cores accelerate time-to-market by enabling easy reuse of standard SoC IP. Memory controllers, bus interconnects and other standardized peripherals are now easily integrated through common on-chip interfaces. l  The highly-scalable 24K microarchitecture implements the industry-standard MIPS32 Release 2 architecture, which includes features such as enhanced bit-field manipulation, reduced interrupt latency and enhanced cache control. l  A rich environment of third-party tools and software support the 24K family of cores.3 详细数据见 附件。 1.2.2.2 MIPS32 74Kf l  A 15-stage asymmetric dual-issue pipeline, out-of-order instruction dispatch/completion and fully synthesizable design gives SoC developers full flexibility to port the design across different processes and accelerate time-to-market l  Two versions of the 74K family are available - 74Kc™ (standard) and 74Kf™ (high-performance Floating Point Unit) l  Standard OCP bus interface provides backward-compatibility with existing 24K, 24KE and 34K cores l  A rich ecosystem of third-party software and debug tools coupled with software and tools support from MIPS Technologies Back-end EDA flow support for Cadence, Magma and Synopsys design tools      详细数据见附件 。 1.2.3 关于AMBA 2.0片上总线 随着深亚微米工艺技术日益成熟,集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法,发展到基于IP复用的设计方法,并在SoC设计中得到了广泛应用。在基于IP复用的SoC设计中,片上总线设计是最关键的问题。由ARM公司推出的AMB**上总线受到了广大IP开发商和SoC系统集成者的青睐,已成为一种流行的工业标准片上结构。AMBA规范主要包括了AHB(Advanced High performance Bus)系统总线和APB(Advanced Peripheral Bus)外围总线。  AHB主要用于高性能模块(如CPU、DMA和DSP等)之间的连接,作为SoC的片上系统总线,它包括以下一些特性:单个时钟边沿操作;非三态的实现方式;支持突发传输;支持分段传输;支持多个主控制器;可配置32位~128位总线宽度;支持字节、半字节和字的传输。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成,整个AHB总线上的传输都由主模块发出,由从模块负责回应。基础结构则由仲裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器(decoder)、虚拟从模块(dummy Slave)、虚拟主模块(dummy Master)所组成。 APB主要用于低带宽的周边外设之间的连接,例如UART、1284等,它的总线架构不像AHB支持多个主模块,在APB里面唯一的主模块就是APB 桥。其特性包括:两个时钟周期传输;无需等待周期和回应信号;控制逻辑简单,只有四个控制信号。 AMBA 2.0规范详细内容见附件 1.2.4 关于片上其它诸多的功能IP 本项目的目的之一是为目标项目提供丰富的IP核及源代码。这些IP核都挂在片内总线AMBA上。 本项目需要的IP核列表如下,乙方要尽力满足甲方对IP核的需要,实在无法实现的IP核应用需要说明原因,并双方确认。 序号 IP核名称  释义 1 MIPS 32 24kf/74kf CPU核,140/450MHz 2 PFB Prefetch buffer 3 TPA_RAM(8KB) 用于AHB master之间数据传输 4 ZSV Time slice management 5 TTU Trace timer unit 6 ICU interrupt controller unit 7 DDR2 内存 8 NAND/COMPACT FLASH_IF 闪存接口 9 GDMA(4.2KB RAM) General DMA 10 PCIICU PCI interrupt controller unit 11 AHB_APB_BRIDGE 片内总线 12 SD_MMC SD/MMC卡界面 13 PROFINET(3x) PROFINET(3x)工业实时以太网 14 PROFIBUS(2x)(512KB RAM) PROFIBUS(2x)(512KB RAM)现场总线 15 IOCC IO control core 16 TIMER 时钟 17 SEMAPHORE 多线程同步应用 18 WATCHDOG 看门狗 19 BOOT_ROM BOOT_ROM,引导ROM 20 UART(2x) UART(2x) 通用异步收发传输器 21 I2C(1x) I2C(1x) 两线式串行总线 22 SPI 高速串行接口 23 ET200S_IF(3KB RAM) ET200S_IF(3KB RAM)分布式IO终端接口 24 SPS Simatic processor support module 25 FMIO/FMZ/PDC   26 GPIO 通用I/O功能 27 MUTI_LAYER_AHB 32bit 片内总线 28 AHB_AHB_BRIDGE 片内总线 29 EDCICU Error Detection and Correction ICU 30 SMT SERIAL MODULE TEST UNIT 31 APB 32bit 片内总线 甲方保留对列表中IP核增减、修改的权利,需方会及时通知乙方具体的增减、修改项,由此引起的商务条款修改由双方协议解决。 释义的内容有待甲方进一步解释。 第2章 SoC芯片功能图 2.1 SoC芯片片载硬件的功能图       细节见附件: 2.2 功能图解释     见1.2.4 IP核释义  
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