原创
【Verilog HDL】Verilog设计的可综合性
可综合，指的是所设计的Verilog代码能转化为具体的电路网表（Netlist）结构。在FPGA/CPLD中器件实现的设计中，综合就是将verilog语言描述的行为级或功能级电路模型转化为RTL级功能块或者门级电路网表的过程。
在进行可综合的设计时，应特别注意以下几点：
[1] 不使用 初始化语句；不使用带有延时的描述语句；不适用循环次数不确定的循环语句，如forever，while等
[2] 应尽可能采用同步方式设计电路。除非是关键路径的设计，一般不采用调用门级单元件来描述设计的方法，建议采用行为级描述语句来设计
[3] 用always过程块描述组合逻辑时，应该敏感信号列表中列出块中出现的所有输入信号
[4] 所有的内部寄存器都应该能够被复位
[5] Verilog模块中，任务（task）通常被综合为组合逻辑的形式；每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。
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