原创 【我要崛起】第四章 究竟异步信号,需不需要同步释放?

2014-3-13 16:06 1065 10 10 分类: FPGA/CPLD 文集: 基于SDRAM的图像处理

接着上一章提及过的亚稳态,我相信,你们都知道亚稳态带来的危害了吧?

下面再用一个简单的例子说明一下:

 

input clk,

input rst_n,

output sys_rst_n

//------------------------------------------

reg     rst_nr1, rst_nr2;

always @(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

rst_nr1 <= 1'b0;

rst_nr2 <= 1'b0;

end

else

begin

rst_nr1 <= 1'b1;

rst_nr2 <= rst_nr1;

end

end

assign sys_rst_n = rst_nr2; 

 

201107261406374104.jpeg
出来的RTL视图如图所示。
这个异步复位同步化,主要说明的是只是异步复位时,当复位信号的由0变到1时出现在clk锁存数据的建立时间(Tsu)或者保持时间(Th)内,clk检测复位信号的状态就会是一个亚稳态。同步化了以后,就解决了异步复位的亚稳态问题。
接下来是项目里面的一个异步信号同步化的例子:
qq图片20140219202216.jpgqq图片20140219202306.jpg
这样的sys_rst_n复位信号,当rst_n撤销时,各级寄存器的复位信号rst_n都由sys_rst_n同步释放。意思即将rst_n同步为sys_rst_n,得到一个新的同意的复位信号,应该可以这样说吧。
 

 

 

文章评论0条评论)

登录后参与讨论
我要评论
0
10
关闭 站长推荐上一条 /2 下一条