原创 FPGA代码分析之手动建立模块连接图

在FPGA的学习和设计中，经常需要阅读分析别人的代码，往往一个大型的设计，顶层模块下面会有十几个子模块，而每个子模块下面又可能包含有若干个更小的子模块，若对系统结构不了解，往往很难分析出该设计的框架结构。虽然借助系统的RTL图能够直观的了解各个模块之间的连接，但是当信号实在太多之后，分析RTL图也是一件非常困难的事，对每个模块各个信号的流向也难以准确的把握。因此，这里提出一种手动绘制系统结构图的方式，该方式为在画图软件下通过手动绘制模块，并手动连线的方式来增强对系统架构的理解，不止是分析别人的代码，在自己的系统设计完成之后，也可以绘制这么一张图，有了这张图，编写说明文档就非常的方便了。以下我就通过对特权大神早期的那个逻辑分析仪工程的分析，来绘制其系统结构图。

首先，我将quartus II生成的RTL图贴出来，

可以看到，quartus II生成的RTL结构图布线比较凌乱，分析结构还行，但是要编写文档，就万万不能满足了。

下面，我贴上自己刚刚在Microsoft Visio里面绘制的该系统的结构图：

可以看到，自己手工绘制的结构图结构清晰，信号连接清楚，格式工整，很适合用于文档的编写。不熟悉系统的人，看过该结构图之后，就会对系统的结构有一个清晰的认识。

为了表明该方法在实际中的作用，这里上传一份文档，该文档是至芯科技的李凡老师编写的一个简单的hdl设计的教程，其中，第129页，第131页就通过这种结构图的方式详述了ZX007 SOC的结构和ZX007 SOB的结构。