原创 verilog 实现任意分频方法

在verilog程序设计中，我们往往要对一个频率进行任意分频，而且占空比也有一定的要求这样的话，对于程序有一定的要求，likee现在做一个简单的总结，让大家轻轻松松地学会对一个频率的任意分频。

比如：我们FPGA系统时钟是50M Hz，而我们要产生的频率是880Hz，那么，我们需要对系统时钟进行分频。我们很容易想到用计数的方式来分频：

50000000/880 = 56818

这个数字不是2的整幂次方，那么怎么办呢？我们可以设定一个参数，让它到56818的时候重新计数不就完了吗？呵呵，程序如下：

module music(clk, clk_div);
input clk;
output clk_div;

reg [15:0] counter;
always @(posedge clk) if(counter==56817) counter <= 0; else counter <= counter+1;

assign clkdiv = counter[15];
    endmodule

下面我们来算一下它的占空比：我们清楚地知道，这个输出波形在counter为0到32767的时候为低，在32767到56817的时候为高，占空比为40%多一些，如果我们需要占空比为50%，那么怎么办呢？不用急，慢慢来。

我们再设定一个参数，使它为56817的一半，使达到它的时候波形翻转，那不就完了吗？呵呵，再看看：

module music(clk, clk_div);
input clk;
output clk_div;
reg [14:0] counter;
always @(posedge clk) if(counter==28408) counter <= 0; else counter <= counter+1;
reg clk_div;
always @(posedge clk) if(counter==28408) clk_div <= ~clk_div;
endmodule

占空比是不是神奇地变成50%了呢？呵呵。