用户611588
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原创 verilog的计数器

2012-3-4 13:42 1384 5 6 分类: FPGA/CPLD

verilog编写计数器，初复位外，先计数，（再考虑归零问题，区别于vhdl），到最大值11+01=100，系统自动吧预设带宽即低两位赋给计数变量

fpga
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文章评论（1条评论）

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用户1563832 2012-3-31 14:13

快两个星期过去了，还在首页，有点不好意思了。。

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用户403664 2012-3-19 15:17

羡慕~
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用户1696769 2012-3-19 14:16

呵呵，多分享分享自己的学习历程，惊喜会更多的。
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aphon_xia_341563856 2012-3-6 10:58

其实正确的实现不是这样的,是你先给一个两位的寄存器,如果记数大于2'b11,数据就溢出,相当于截取了低两位来实现重新装载2'b00,的操作!
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