原创 关于锁相环 PLL 的概念

锁相，顾名思义，就是将相位锁住，把频率锁定在一个固定值上。锁相环，就是将相位锁定回路。锁相环由相位检测器 PD + 分频器 + 回路滤波器 + 压控振荡器 VCO，等组成。

锁相环的工作原理：

1、压控振荡器的输出经过采集并分频；

2、和基准信号同时输入鉴相器；

3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；

4、控制VCO，使它的频率改变；

5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

应从SI和数字电路抗干扰的角度看时钟问题。时钟的基本要求就是在整个数字系统工作期间其时钟信号的每一相位都在规范的要求以内。锁相环只是实现的技术手段之一。因为频率的改变会引起新好相位的改变，因此可以通过鉴相器确定信号频率的改变。

现代的数字系统从 CPU 到 DSP 都是同步操作的，系统中所有的寄存器都是在统一的时钟边沿上同步翻转，去完成数据和指令的传递。从理想的系统结构来看， 似乎只要提高时钟的频率就可以提高运算和处理的速度， 但实际上在相同的时钟频率下，速度的瓶颈在于到达每一个寄存器的时钟边沿的偏差。因为数字系统的规模非常庞大，一个芯片内部经常有数千到数以十万计的寄存器，其时钟边沿的偏差决定了芯片的运行速度。由多芯片组成的系统中，芯片之间时钟频率经常是整倍数的关系，而用锁相环的方法使各个时钟的相位 (实际上是边沿) 一致，以保证系统同步操作。

数字系统时钟锁相的电路原理来源于通信和高频等领域广义的锁相环。

为什么需要锁相环？
导线和各个 Buffer 都会有延迟，在超大规模集成电路上很难保证时钟边沿到达各处的时间相同；在电路板层次上，各芯片接受到的时钟边沿也不能保证完全同步；如果用在远程通信上，参与通信的各终端使用不同的时钟源，几乎肯定是不同步的。在这些情况下，都需要用锁相环来实现同频率同相位的时钟输出。