原创 目前常用的AD芯片（TI公司）

AD7705应用总结：

1.时序注意要点：数字接口迷失的时候可以通过ADIN输入持续32个脉冲周期（SCLK）以上的高电平将复位AD7705的数字接口，复位之后要等待500us以上才能访问AD7705芯片，这种复位方式不会影响AD7705内部的任何寄存器，所有的寄存器将保持复位之前的内容，但所有的寄存器在数字接口迷失的状态下内容是不确定的，因此强烈建议在复位之后重新设置AD7705内部所有的寄存器，防止错误。而芯片管脚RESET的复位将使片内所有的寄存器恢复到上电的默认值。时钟输入信号SCLK是一种施密特出发信号，能够适应光耦合器的慢速边沿，其他数字输入信号的上升和下降时间不应超过1us。

2.AD7705时钟大于2M时，时钟设置寄存器的CLK位应置1，小于2M时应置0。SCLK的脉冲宽度要满足最小的脉宽要求。在时钟SCLK下降之后的低电平期间读取数据ADOUT。在时钟SCLK的低电平期间设置要写入数据ADIN，然后在SCLK的上升沿写入到7705。写入数据以及读取数据的时钟SCLK的数目要与（被写入或被读取的寄存器）的位数长度一致，多于或少于（寄存器位长度）的时钟SCLK数目都将导致操作错误。在两次写操作之间，ADIN应最好保持在高电平：因为任何（读或写）操作都必须从写通信寄存器开始，而且写入通信寄存器的8个位中的第1位必须为0，后续的位才能被写入到通信寄存器。所以当ADIN为0的时候，万一时钟SCLK受到干扰导致0写入通信寄存器，AD7705会误认为是写通信寄存器的操作开始而等待后续的7位位串，发生这种干扰之后会导致AD7705的数字接口迷失，从而导致内部寄存器的内容也许会变得未知状态。此外，时钟信号SCLK在两次操作AD7705之间要保持高电平。即：在不访问AD7705的空闲时刻，或者两次操作之间的空闲时刻，ADIN、SCLK都最好保持高电平为最可靠。

3.DRDY信号为数据AD转换完成的指示信号，低电平期间表示AD转换完成，可以读取数据寄存器的内容，高电平期间表示AD转换正在进行，这时不能访问数据寄存器。对于系统校准和内部校准也一样，低电平期间表示校准完成，可以读取校准寄存器的内容，高电平期间表示校准正在进行，这时不能访问校准寄存器。违反这些规定的操作，结果时未知的。此外程序中千万不能把DRDY的逻辑搞反，否则结果不可预料。

4.不管是校准还是数据AD转换，数字滤波器同步位FSYNC都要置为0，这样AD7705的校准或者数据AD转换工作才能进行，否则校准和AD转换不会进行，DRDY信号也不会变低。当FSYNC=0时，在校准或AD转换结束后DRDY信号将变低，此时可以读取校准系数或者数据寄存器。

5.采用非缓冲模式时，AD7705模拟输入前端的电阻电容的变化对AD转换精度影响很大。若系统工作时的信号源、温度环境、器件参数变化很大，导致AD7705模拟输入前端电路的参数跟系统校准时的参数不一致，误差会非常大。缓冲模式能解决这种问题，当使能缓冲模式时，AD7705会在模拟输入端和AD转换器之间接入一个缓冲器Buffer，这样AD7705就能适应模拟输入前端信号源的大阻抗、器件参数（电阻电容）的变化、温度环境的变化等各种与系统校准时的不一致情况（即器件工作条件的变化）。所以，AD7705的校准和正常工作最好都要在缓冲模式下进行。