在用modelsim仿真verilog程序,在一级实例化后能够仿真,并且仿真结果正确,在第二级实例化后,仿真没有结果,不知道什么原因,茫然。。。。。
经过思考,得出在第一级仿真与第二级仿真的不同之处在第一级仿真中的所有的中间变量和输入输出接口都做了初始化,并且可以有参数传递过去,在第二级仿真中,因为第一级与第二级之间有一些中间变量没有初始化,所以结果没有出来,在第二级实例化后,在通过实体对那些中间变量进行初始化,得出结果
仿真与实际运行的不同之处,仿真中没有初始化,则不能进行下去。在实际中没有初始化在被初始化为0,可以正常运行。所以在仿真与实际中则有这一点重要的不同之处。
在对中间变量初始化的过程如下:
comm0_sl.count9600 = 12'h000;
comm0_sl.count19200 = 12'h000;
comm0_sl.btv9600 = 1'b0;
comm0_sl.btv19200 = 1'b0;
comm0_sl.start = 1'b0;
comm0_sl.cnt = 16'h0000;
用户19148 2010-1-29 01:57