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原创 中嵌FPGA高级班课件

2008-5-22 21:21 8169 12 17 分类: FPGA/CPLD

      中嵌chinaeda的FPGA高级班的全部课件和部分代码打包，下载后按下面的顺序命名，然后解压即可。


rarpart1


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文章评论（5条评论）

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coyoo 2011-11-8 10:54

其实应该在QII中还是可以给高扇出的信号分配使用内部的全局资源的。
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用户1324799 2011-1-17 13:02

单端的时钟 用PLLn_P ，不要因为布局布线等问题而要用 PLLn_N ，这样会导致延时增加，会触发进去一些误码。 只有差分时钟才同时用到2个。
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用户1324799 2011-1-17 12:59

看了2遍明白了： 对于外部输入的同步/高扇出/高频 时钟，请用FPGA的专用时钟引脚（全局时钟输入引脚），以减少路径延时。 对于用到锁相环时钟输出，用专门的锁相环输出失踪引脚，比如PLLn_P,PLLn_N,这2个是一组差分， 如果你用的是SDRAM，就请接PLLn_P，你要是接PLLn_N的话延时就比用PLLn_P大写，会引起些误码等。 DDR 是差分时钟，就得用到PLLn_P,PLLn_N这2个了，具体请看altera官方的开发板原理图，以上仅供参考。
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用户1483969 2009-4-5 10:08

分享了
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ilove314_323192455 2009-2-23 22:28

下载后按下面的顺序命名，然后解压
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用户1378728 2009-2-23 21:28

楼主大人，分卷不够，无法解压啊！
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ilove314_323192455 2008-5-23 22:50

呵呵，这个东西要下功夫才学得好，多想多练，理论实践都要有
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用户1417739 2008-5-23 13:32

谢了.我也是个爱好者.但是水平不怎么的.刚学呢.
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