原创 FPGA设计中的门控时钟和使能时钟

2008-11-28 20:51 9014 5 6 分类: FPGA/CPLD

FPGA设计中的门控时钟和使能时钟<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


 


    门控时钟


 


Verilog示例代码:


input wr_n;       //写使能信号,低有效


input cs_n;       //片选信号,低有效


input[7:0] db;    //输入数据总线


 


output db_r;      //锁存输出


 


reg db_r;         //输入数据寄存器


wire d_clk;       //门控时钟信号


 


assign d_clk = wr_n || cs_n;   


 


always @ (posedge d_clk)    //门控时钟上升沿


    db_r <= db;              //锁存输入数据


 


    RTL Viewer:


<?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" />


点击看大图 


    组合逻辑中多用门控时钟,一般驱动门控时钟的逻辑都是只包含一个与门(或门)。如果有其它的附加逻辑,容易因竞争产生不希望的毛刺。


 


    使能时钟


 


Verilog示例代码:


input clk;    //50MHz时钟信号


input wr_n;       //写使能信号,低有效


input cs_n;       //片选信号,低有效


input[7:0] db;    //数据总线


 


output db_r;


reg db_r;     //输入数据寄存器


wire en;      //使能信号


 


assign en = ~wr_n && ~cs_n;


 


always @ (posedge clk)   //全局时钟上升沿


    if(en)            //使能锁存输入   


       db_r <= db;       //锁存输入数据


 


    RTL Viewer:



 点击看大图


    使能时钟这要是用于时序逻辑中,比门控时钟要来的稳定。


    上面只是一个举例,实际上它们实现的功能上还是有一点差别的。门控时钟一例中是能够比较准确的在wr_n的上升沿锁存数据的。而使能时钟一例中在wr_n有效期间的每个时钟周期都会锁存输入数据,最后写入结束后锁存寄存器里的数据是wr_n上升前的0-T(T=1/clk)时间内锁存的数据。因为是个例子,也就不详细说,具体情况具体分析。


 


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文章评论1条评论)

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cqcrr_468028278 2011-1-20 21:56

input inclk; output new_clk; reg[2:0] cnt; always @ (posedge inclk) begin cnt<=cnt+1; if(cnt<4) new_clk<-0; else new_clk<=1; end 如果new_clk直接去做其它逻辑的时钟,即 always @ (posedge new_clk) (1) ........ 这样不如写成 reg[1:0] new_clk_reg; always @ (posedge inclk) new_clk_reg<={new_clk_reg,new_clk}; if(new_clk_reg==2'b01) ....... 请问是这样吗? 在Quartus 的TimeQuest里面,如果有(1)这样的语句,它会自动识别new_clk为时钟,那还必须写成(2)的形式吗?
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