原创 CPLD助学活动计划

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       大家好，首先我要感谢EDN，感谢彩云姐给我们提供了这样一个良好的学习平台。作为这次CPLD助学小组的负责人（还不敢自称专家），我可以向大家保证，我会尽力给大家提供更多更好的FPGA/CPLD（verilog）学习资料，并且会尽力做好这次学习板的代码例程和文档说明。

       做个自我介绍吧，我的EDN ID是ilove314（意思是我喜欢3号和14号，很没个性的ID，自打上网开始就在N个电子网站注册这个名字习惯了也改不了了，所以就破罐子破摔了，难听就难听吧，呵呵）。今年刚走出校门，今年4月开始学习verilog，郁闷的是当时在成都参加的FPGA高级培训，亲历了5.12，虽然接触FPGA/CPLD只有短短的半年多，但是在这过去的半年多里（即便是身处大四）我没有浪费手中的一分一秒，每天都在拼命的学习（就好像那句话：在我的世界里只有0和1）。我的EDN博客也是今年才开始打理的，大家也可以从我的博文里看到我一点点的在进步。

       最初我学verilog，当时在上那个培训班前，我连学校里开的数字系统设计（VHDL）的课程也没有上过，因为是专业限选课。在去成都的40来个小时的火车上，我才刚抱着《从零开始学习verilog HDL》(好像是机械工业出版社出版的，说实话，书很一般)，因为verilog也是一种类C语言，所以靠着一点单片机的C基础，我硬是吧verilog过了一遍，算是入了门了，但是事实上问题是不会如此简单的。然后我是半道进培训班的，老师一边还在质疑我能不能跟上进度，一边还是希望我跟着上课（要赚钱嘛，呵呵）。我从不怀疑自己的学习能力，所有我跟着上了。现在想想，那个课程其实对我的帮助是相当的大，虽然一周只是两个晚上一个白天的课程（一共没上四周），而且最初开始真的是从零开始，自己不断的找资料学，开始对ISE很不熟悉，当时都有放弃的想法，但是庆幸的是咬咬牙挺过去了。一天到晚的自学收到了成效，第二次上课我基本就算是听懂老师的意思了，然后很多的算法思想（什么流水线啊，乒乓操作啊，串并并串转换啊，面积换速度啊，现在做项目都用上了呵呵）都渐渐的消化了，感觉真的很受益匪浅。关键还是自己肯花时间，用心的去学。

       再说说这个verilog的学习，说师类C，其实只是语法类似而已。真真用起来那只能说是天差地别了。硬件设计很强调的就是并行性，同样实现一个设计，用软件来做成本低但是速度也不快，而用硬件来做快但是成本高。Verilog的代码很讲究coding style的，初学的时候需要多练，光看别人的代码你会晕头转向的，尤其是从做软件转行的人，具体的我在这里不多说，需要大家自己慢慢在学习中体会。

       说了这么一堆废话，其实只是想告诉大家学好FPGA/CPLD这门技术没那么难，只要肯花时间，肯用心去专研。回正题吧，下面我说一下这次助学活动我的一些计划和想法吧。首先，在彩云发帖征集报名这段时间里，我会不断的上传FPGA/CPLD（主要是针对verilog）的学习资料，也希望大家用心去下载一些资料认真看看，算是提前热热身。然后在制板完成彩云姐陆续给大家邮寄学习板的时间里，小组里就会不断的上传学习板的实验例程代码和相关的文档资料，如果到时大家觉得有什么问题和需要尽管跟贴提意，我会尽量解答。

       另外，由于工作原因，个人精力也有限，和大家一样，平时我也需要不断的再学习再充电，所以我在EDN的时间大都集中在晚上，即便是周末我可能也会比较忙，希望大家谅解！最后祝大家在CPLD助学小组里学习愉快，不断进步！

CPLD助学调查贴： http://bbs.ednchina.com/showtopic.aspx?id=84783

我的BOLG:             http://blog.ednchina.com/ilove314/

助学小组：             http://group.ednchina.com/1375/