原创 Clock Specification——Default Clock Constraints

Quartus II Handbook, Volume 3  6-37<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

缺省时钟约束 Default Clock Constraints

为了提供彻底的时钟分析，如果你的设计中没有基本时钟约束，Quartus II TimeQuest Timing Analyzer在缺省时会自动的检测所有未被约束的时钟节点。Quartus II TimeQuest Timing Analyzer使用以下命令产生1GHz的时钟约束你的未约束时钟：

derive_clocks -period 1

独立的时钟约束（例如，create_clock, create_generated_clock）可能会出现在设计中。这将导致不切实际的分析设计中的时序要求。derive_clocks的使用应该避免出现在最终的时序里。

缺省时钟约束仅仅被用于Quartus II TimeQuest Timing Analyzer检测所有没有时钟连接的同步单元。例如，如果一个设计约束两个时钟，而仅有一个时钟已经约束了，这将不会使用缺省时钟约束。然而，如果两个时钟都未被约束，那么将会启动缺省时钟约束。