原创 Clock Specification——Clock Effect Characteristics

2009-2-11 18:34 5714 12 12 分类: FPGA/CPLD

Quartus II Handbook, Volume 3  6-39<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


影响时钟特性  Clock Effect Characteristics


create_clockcreate_generated_clock命令产生不涉及板级影响的理想时钟。这个章节描述如何计算影响时钟特性的时钟延时(clock latency)和时钟不确定时间(clock uncertainty)。


 


时钟延时       Clock Latency


时钟延时(clock latency)由两部分组成:源(source)和网络(network)。源延时(Source latency),是指从源时钟到目的时钟端的传播延时(例如,一个时钟端口),而网络延时(network latency)是指从一个定义点时钟到一个寄存器时钟端口的传播延时。寄存器时钟节点总的延时是时钟路径上源和网络延时之和。


set_clock_latency命令仅仅支持源延时。当使用该命令时,-source选项需指定。


使用set_clock_latency命令指定设计中的任意时钟端口的源延时Example 6–14展示了set_clock_latency命令选项。


Example 6–14. set_clock_latency Command


set_clock_latency


-source


[-clock <clock_list>]


[-rise | -fall]


[-late | -early]


<delay>


<targets>


 


Quartus II TimeQuest Timing Analyzer自动计算网络延时;因此,set_clock_latency命令仅仅指定源延时。


 


时钟不确定时间       Clock Uncertainty


set_clock_uncertainty命令为时钟或者时钟到时钟传输指定了时钟不确定时间或时钟偏斜。可以为个别的建立和保持时间指定不确定时间,也可以为个别时钟传输指定上升沿或下降沿。Quartus II TimeQuest Timing Analyzer为每个合适路径数据需要时间(data required time)里扣除建立不确定时间,为每个合适路径的数据需要时间加上保持不确定时间。


使用set_clock_uncertainty命令指定时钟管脚的任意时钟不确定时间。Example 6–15展示了set_clock_uncertainty命令及选项。


Example 6–15. set_clock_uncertainty Command and Options


set_clock_uncertainty


[-rise_from <rise from clock> | -fall_from <fall from clock> |


-from <from clock>]


[-rise_to <rise to clock> | -fall_to <fall to clock> | -to <to clock>]


[-setup | -hold]


<value>


 
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