coyoo: 不太随机,只能说明逻辑实现的延时与系统时钟相关性较强,你可以考虑更好逻辑单元的数量试试看
islcbyzzz: 国产fpga易灵思
Liufd@2916: 前辈,您好!想咨询你基于FPGA的TDC设计问题