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用户1500115 2011-4-28 20:09: ise9.1 使用总结; 终于开始编程序了，这里先总结总结我自己遇到的问题，因为问题太多，以后再遇到了没准就忘记怎么解决了。持续更新吧。编号便于查找（1）编dcm时钟控 ...; 5845 5 1 6

用户1500115 2011-3-21 20:41: 【转】Xilinx FPGA 开发中遇到的问题及解决途径; 转自 http://www.eefocus.com/leageshine/blog/08-01/142179_f13c8.html 比我自己写的清楚明白 Q: Checking timing specifications ... Checking Partitions ...; 4123 5 0 5

用户1500115 2010-12-13 15:23: ic行业的前景分析---转; 来源： http://www.ic1w.com/ic_news/201003/775.html ；关于ic行业肯定各家看法都不同，取个我愿意看到的文章，算是给自己的心理安慰吧。关于国内IC行业 ...; 1788 6 0 6

用户1500115 2010-12-6 21:40: （转）数字IC后端设计流程; 1. 数据准备。对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是 Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库 ...; 2668 4 0 4

用户1500115 2010-12-3 15:29: 【转】两段式和三段式Verilog状态机; 三段式状态机：时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用Ver ...; 10710 4 0 4

用户1500115 2010-11-29 10:34: 如何编写testbench的总结（非常实用的总结）; 1．激励的设置相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。方法1：为双向端口设置中间变量in ...; 1814 4 0 4

用户1500115 2010-11-23 11:27: Verilog 模块; 模块模块的定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。端 ...; 3894 3 0 3

用户1500115 2010-11-16 15:41: 【转载】PLL模块使用中的一些错误; 来源： http://hi.baidu.com/hclbupt/blog/item/de3901b55fae6f7a8bd4b2f6.html 最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明 ...; 2371 4 0 4

用户1500115 2010-11-16 15:39: 【转载】ise中常见ERROR和WARNING及其解决办法; 来源： http://hi.baidu.com/dezochen/blog/item/6c07ef8282b902a80cf4d229.html 1."WARNING:Route:455 - CLK Net:trn_clk_OBUF may have exc ...; 4223 3 0 3

用户1500115 2010-11-16 15:38: 【转载】运放和比较器的区别; user1/4711/archives/2010/71783.html ⑴：放大器与比较器的主要区别是闭环特性! 放大器(如4558和5532）大都工作在闭环状态,所以要求闭环后不能自激. ...; 1643 2 0 2

用户1500115 2010-11-16 15:37: 【转载】verilog中对inout信号的处理; 来源： http://blog.sina.com.cn/s/blog_530252a20100iqar.html 1、inout端口不能被赋值为reg型，因此，不能用于always语句中。 2、if等条件语句只能 ...; 2116 2 0 2

用户1500115 2010-11-16 15:35: 【转】FPGA学习的一些误区; 来源： user1/6983/archives/2010/76615.html # 我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但 ...; 1179 5 0 5

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