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用户48973 2008-4-22 21:59: Xilinx与Altera FPGA比较系列之杂项; 最近遇到一个时钟选择的问题，即有两个输入时钟和一个控制信号，根据控制信号输出一个时钟。如何使得输出的时钟没有毛刺？在Xilinx的FPGA中，可以使用BUFGMUX ...; 3867 7 1 8

用户48973 2008-4-22 21:59: Xilinx与Altera FPGA比较系列之一逻辑资源速度(3); 上次的分析还剩下一点点尾巴，就是寻找直接形式滤波器 Xilinx V5 比 Altera S3 快的原因。在对直接形式的滤波器做比较时，发现 Xilinx 的 V5 比 ...; 3551 3 0 3

用户48973 2008-4-22 21:58: Xilinx与Altera FPGA比较系列之一逻辑资源速度(2); 为了能够更好的理解造成这些差异的原因，下面对两个公司的 FPGA 做进一步的分析。首先，作者对 32 bit 的加法在两个 FPGA 进行编译，比较两者的速度。 ...; 3662 4 0 4

用户48973 2008-4-22 21:57: Xilinx与Altera FPGA比较系列之一逻辑资源速度(1); 一开始没想到这个比较会得到大家的关注，纯粹是出于自己的兴趣。两个厂商都会宣称自己某一方面比对方好，到底是谁的更好呢？这肯定是个仁者见仁，智者见智的问 ...; 3776 7 0 7

用户48973 2008-4-22 21:55: Xilinx与Altera FPGA比较系列之二 DSP速度(1); 大家知道，高端的 FPGA 中都有为数不少的 DSP 块，里边主要包括一些 18X18 的乘法器，以及加法器等单元，相邻的 DSP 往往可以通过专用的 ...; 6093 12 0 12

用户48973 2008-4-22 21:52: Xilinx与Altera FPGA比较系列之二 DSP速度(2); 随着 FPGA 在信号处理领域应用越来越广泛 , 其内部的 DSP 资源越来越受到了开发者的重视 . 本文对 Xilinx 和 Altera FPGA 的固定乘 ...; 4595 5 0 5

用户48973 2008-3-27 17:48: VHDL中 If语句和Case语句的综合; If 和case语句是VHDL里边两个非常重要的语句，如何用好她们来描述逻辑电路和时序电路是学会VHDL编程重要的一步。if 和 case语句有一定的相关性，也有一定的区别 ...; 4941 10 0 10

用户48973 2008-3-27 17:47: VHDL中的条件信号赋值; VHDL中有一个语句叫做条件信号赋值，英文叫conditional signal assignment, 是一个并行赋值语句。如果用的好的话可以使得代码显得更加简练。下面举一个例子来说 ...; 3309 5 0 5

用户48973 2008-3-27 17:43: 自主创新与国际竞争力; 一个多月前听了一个有关自主创新和国际竞争力的报告，是科技部的一个司长做的报告，非常精彩，一直想写一篇相关的博文，拖到今天才有时间来完成这篇文章。 ...; 1974 4 0 4

用户48973 2008-3-27 17:42: 从中国制造走向中国创造; 中星微电子董事长邓中翰 (John Deng) 在 Nasdaq 上市的时候说过这样一段话，以前大家都讲 Made in China ， Made 也是 MAnufactured 和 DEvelope ...; 2296 4 0 4

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