原创 Xilinx与Altera FPGA比较系列之杂项

最近遇到一个时钟选择的问题，即有两个输入时钟和一个控制信号，根据控制信号输出一个时钟。如何使得输出的时钟没有毛刺？

在Xilinx的FPGA中，可以使用BUFGMUX来实现，即使控制信号不同步，BUFGMUX也能保证输出的时钟没有毛刺。

Altera的FPGA没有Glitch Free的Mux，用户必须自己先使用三态TRI单元，控制时钟的输出，然后再让时钟通过一般的MUX，这样子的话，次序应该是首先把原来的时钟通过三态电路Disable掉，然后打开另外一个三态电路，输出时钟，同时，Mux根据控制信号选择新的时钟。