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从 HBM 存储器到 3D NAND 芯片，再到 CoWoS , 硬件市场上有许多芯片是用英文称为 TSV 构建的， TSV 是首字母缩写，意为“通过硅通孔”并翻译为 via 硅的事实，它们垂直地穿过的芯片和允许在它们之间垂直互通。在本文中，我们将告诉您它们是什么，它们如何工作以及它们的用途。 在 2000 年的第一个月， Santa Clara University 的 Sergey Savastiou 教授在 Solid State Technology 期刊上发表了一篇名叫《 Moore ’ s Law – the Z dimension 》的文章。这篇文章最后一章的标题是 Through-Silicon Vias ，这是 Through-Silicon Via 这个名词首次在世界上亮相。这篇文章发表的时间点似乎也预示着在新的千禧年里， TSV 注定将迎来它不凡的表演。 TSV 示意图 TSV ，是英文 Through-Silicon Via 的缩写，即是穿过硅基板的垂直电互连。 如果说 Wire bonding （引线键合）和 Flip-Chip （倒装焊）的 Bumping （凸点）提供了芯片对外部的电互连， RDL( 再布线 ) 提供了芯片内部水平方向的电互连，那么 TSV 则提供了硅片内部垂直方向的电互连。 作为唯一的垂直电互连技术， TSV 是半导体先进封装最核心的技术之一。 90 年代中期，半导体行业发生一件大事： IBM 用铜电镀大马士革工艺全面替代的溅射铝作为集成电路中晶体管互连。这样电镀铜在半导体行业便开始成为标准工艺，这让电镀铜用于 TSV 的微孔金属化填充更加顺理成章。 至此， 现代 TSV 的两项核心技术：深硅刻蚀和电镀都出现了。 TSV 不仅赋予了芯片纵向维度的集成能力，而且它具有最短的电传输路径以及优异的抗干扰性能。随着摩尔定律慢慢走到尽头，半导体器件的微型化也越来越依赖于集成 TSV 的先进封装。 TSV 对于像 CMOS Image Sensor(CIS ， CMOS 图像传感器 ) ， High Bandwidth Memory(HBM) 以及 Silicon interposer( 硅转接板 ) 都极其重要。因为存在感光面的缘故， CIS 芯片的电信号必须从背部引出， TSV 因此成为其必不可少的电互连结构。 HBM 是基于多层堆叠的存储芯片，如今 HBM 已经可以实现 12 层的堆叠， 16 层以上更多层的堆叠相信在不久的将来也会实现，当然这一切都离不开 TSV 的互连。而 Silicon interposer 可以将多种芯片，像 CPU, memory, ASIC 等集成到一个封装模块的关键组件，它的垂直互连同样需要 TSV 。事实上，法国的 Yole development 咨询公司曾做过一项研究发现 TSV 几乎可以应用于任何芯片的封装以及任何类型的先进封装，包括 LED, MEMS 等。 正是因为 TSV 的重要性，各大 Foundry 和 OSTA 公司也不断投入 TSV 技术的研发。这阶段的研发重点是如何保证电镀沉积主要发生在 TSV 孔内而不是硅片表面。如果不采取任何措施，电镀时硅表面金属沉积的速度会远快于 TSV 孔内。这个问题目前的解决方法是在电镀液中添加抑制剂和加速剂，分别抑制硅片表面的金属沉积并加速 TSV 孔内的沉积。为了获得完美的填充效果和足够高的良率，各大 Foundry 和 OSTA 公司都做了大量研究以获得最佳的电镀的参数，例如电流，温度，硅片的与电极的相对位置，添加剂的浓度等。各大半导体设备公司也开始针对 TSV 的电镀推出专用的半导体设备。 在硬件世界中，经常用与速度有关的术语来谈论它，即是否是内存的带宽，处理器的时钟周期，处理器每秒执行某种类型的计算的次数等等，但是我们很少问自己这些芯片如何相互通信以及这是否重要。 在本文中，我们将讨论一种称为 TSV 的技术，该技术可用于相互通信的芯片。 什么是硅或 TSV 通路？ 如果我们看大多数主板，可以看到两件事：第一，芯片之间的大多数连接都是水平的，这意味着板上发送芯片间信号的路径是水平通信的。 PCB 然后是 CPU 的情况，这些 CPU 放置在我们称为插座的插入器的顶部，并且处理器在这些插入器上垂直连接。 SocketCPU 但是通常，在 99 ％的时间中，我们观察到通常没有相互垂直连接的芯片，尽管事实上芯片和处理器的设计朝着这个方向发展，并且市场上已经有这种类型的示例。但是，如何使两个或更多芯片垂直互连？ TSV 好吧，正是通过所谓的硅通道来完成的，硅通道垂直穿过组成堆栈的同一芯片的不同芯片或不同层，这就是为什么它们被称为 “通过”硅通道，因为它们实际上是通过的。 使用 TSV 的应用和优势 TSV 的应用之一是，它允许将由不同部分组成的复杂处理器分离在几个不同的芯片上，并具有以下附加优点：垂直连接允许更多数量的连接，这有助于实现更大的带宽，而无需额外的带宽。很高的时钟频率会增加数据传输期间的功耗。 例如，在将来，我们将看到 CPU 和 GPU 的最后一级缓存将不在芯片上，它们具有相同的带宽，但存储容量却是原来的几倍，这将大大提高性能。我们也有使用 FSV 来通信 Lakefield SoC 的两个部分的 Intel Foveros 示例，即带有系统 I / O 所在的基本芯片的计算芯片。 LakefieldFoveros 将处理器划分为不同部分的原因是，随着芯片的变大，电路中错误的可能性越来越大，因此没有故障的优质芯片的数量会增加。他们可以使用的更少，而那些做得好的人必须支付失败者的费用；这意味着从理论上减小芯片的尺寸会降低总体成本，尽管稍后我们将看到情况并非完全如此。 HBM-vs-GDDR 第二个应用程序与占用的空间有关；能够垂直堆叠多个芯片的事实大大减少了它们占用的面积，因为它们不会散布在板上，其中最著名的示例是将 HBM 内存用作某些图形处理器的 VRAM ，但是我们还有其他示例，例如三星的 V-NAND 存储器，将多个 NAND 闪存芯片彼此堆叠。 3DNAND 其他鲜为人知的选择是逻辑和内存的组合，其中内存位于处理器的顶部，最著名的示例是宽 I / O 内存，这是几年前出现在智能手机中的一种内存，包括 SoC 顶部的存储器通过硅互连。 2022 年 3 月 9 号，苹果公司推出的 M1 ULTRA 处理器，这款性能爆表的处理器中，多个 CPU 使用带 TSV 的 Silicon interposer 进行集成的。如今，无论是 AI/AR/VR 中用到的传感器，图像传感器，堆叠存储芯片以及高性能处理器，都越来越离不开 TSV 。 TSV, 这项并不为人熟知的技术，正在硬件的底层深深的影响着人类的生产生活方式。 半个多世纪前的那个秋天，肖特基那个在硅片上打孔的想法最终将人类带入了人工智能的时代。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

In 2012, technology for 3D IC integration and packaging has not only moved from 'lab to fab,' but is on the cusp of high volume commercial manufacturing of a first wave of 3D IC products in 2013 and beyond. A convergence of economic, market and technology forces has led to 3D IC technology breakthroughs by global semiconductor leaders, including Intel, IBM, Micron, Qualcomm, Samsung, ST-Microelectronics and Xilinx.   In a quest to leap ahead of Moore's Law to address growing demand for smarter, more highly integrated, lower power electronic systems for myriad applications—driven by the so-called "Internet of Things"—a short list of companies is proving the viability of 3D IC manufacturing based upon through silicon via (TSV) technology and leveraging brand new supply chain models. Industry pioneers are overcoming the limitations of Moore's Law to deliver unprecedented capacity and performance, paving the way for a new class of heterogeneous ICs that can mix and match different types of die (e.g. processors, memories, FPGAs, analogue) to create SoCs that have never been possible before. Xilinx's Stacked Silicon Interconnect (SSI) 3D IC architecture facilitates communication between multiple dice placed side-by-side on top of a passive silicon interposer. Both programmable logic and transceiver mixed-signal dice are integrated with over 10,000 programmable interconnects through the silicon interposer, providing double the design capacity, system-level performance, and integration of a purely monolithic device. The 3D die stacking technology increases aggregate inter-chip bandwidth and shrinks board footprint while reducing I/O latency and energy consumption. By integrating in one package multiple tightly-coupled semiconductor dice, this technology gives system designers additional options to partition and scale solutions efficiently. In parallel to these efforts, we see DRAM manufacturers use TSV technology to initially deliver standalone packaged stacked devices. DRAM manufacturers are also active in standards committees specifying Wide I/O DRAM which is targeted at interposer and active on active mobile devices. Work is also well along in specifying higher bandwidth 3D IC DRAM standards, which are more suitable for computing and network applications. On the supply chain front, TSMC demonstrated the commercial viability of its chip on wafer on substrate (COWOS) technology in preparation for the launch of 3D IC assembly services as a general offering in 2013. So, what challenges are ahead for mainstream delivery and adoption of 3D ICs in 2013 beyond? To fully realize the promise of 3D ICs, our industry faces a variety of technological and business obstacles. First and foremost is to reduce the cost of the interposer and assembly process. Much of these improvements will come from volume adoption, but it is also critical that a healthy open market be created in these technologies and services. Secondly, we need to design in Known Good Die (KGD) and more specifically Known Good Bin capabilities that maximise the probability that a 3D IC will meet all of its specs after assembly. Thirdly, we need to develop new business models that allow die from a number of companies to be assembled by an integrator with cost structure, supply chain, yield/ownership and liability all specified in advance so we can maximize the range of applications that can be addressed by the technology. Already, Xilinx RD efforts are well underway for a second generation of 3D IC advancements, leaping ahead of Moore's Law once again to inspire engineers to invent ever smarter, more integrated, bandwidth-hungry systems with fewer chips, faster. In 2013 and beyond, Xilinx is committed to extending the value and proliferation of 3D IC technology in partnership with a growing ecosystem of foundry, EDA, supply chain, semiconductor, IP and systems companies to drive radical improvements in system-level IC integration for tomorrow's electronic system designs. - Liam Madden, Corporate VP, Xilinx Inc.    

电子工业越来越关注采用硅通孔（TSV）的高密度3D集成，以便应对未来世代IC不断增长的提高微细化和性能的产品需求。这引起了用传统引线键合芯片堆叠封装无法达到的高带宽连接。3D集成要求如芯片-芯片（D2D）或芯片-晶圆（D2W）这样的物理堆叠，同时在器件的输入/输出针脚间形成永久的电气和机械连接。基于焊料的微凸点(μbump)连接技术是实现精细节距D2D互连非常有前途的方法，这是因为与Cu-Cu热压键合比较，其键合温度低而且对几何尺寸变化的容差高，Cu-Cu热压键合一般需要长时间300℃以上的键合温度。 本文研究主要考虑基于CuSn金属互化物的微凸点(μbump)作为芯片堆叠的手段。系统研究了形成金属互化物凸点连接的两种方法。一：瞬时液相(TLP)键合，在此过程中，全部Sn焊料熔化，随后通过与焊料盘的作用及凸点下金属化层(UMB)转变为金属间化合物。这些金属间化合物的特点是比焊料本身有更高的熔点。这就可以在对金属间的微连接处没有破坏的情况下进行多芯片连续堆叠、封装构成(倒装芯片，重叠模压)和封装装配。典型的Sn TLP键合温度在240℃以上，高于其熔点232℃。二：固态扩散(SSD)键合，键合温度低于Sn的熔点，一般小于200℃。在此过程中，通过固态交互扩散形成金属间化合物，而不是TLP键合中的液-固反应。另一个不同点是一些未反应Sn可能存在于键合后的连接中。由于SSD键合温度低于Sn的熔点，它不会在较低阶段的堆叠时将焊料连接再熔化，因此也能重复堆叠另外的各层。但金属间各相有望随时间进一步生长，最后将微连接中全部未反应的Sn起反应。 除了Cu/Sn微凸点(μbump)互连外，实现芯片与芯片互连的另一替代方法是基于铟(In)的精细节距焊料凸点。铟是非常软的材料，熔点低(156℃)，但成本高，一般局限于高端成像传感器一类的特殊应用。 实验   本文全部实验均用5×5mm2 Imec封装测试芯片进行。图1是晶圆上一些关键测试图形的照片。这些芯片由氧化物介质中的标准单大马士革Cu互连层组成、用氧化物/氮化物层钝化。用于微凸点互连的测试结构主要是菊花链触点的周边行。在一种测试芯片中，它们连接总计480个直径25μm的微凸点连接点，节距为40μm。另一种测试芯片含有8200个直径25μm的微凸点阵列，节距为50μm。微凸点形成工艺是用半加成电镀技术。首先依次淀积Ti/Cu籽晶层和光刻胶层。然后进行光刻确定用于微凸点的开口区域。将光刻胶显影后，再依次电镀Cu和Sn，形成微凸点。最后，剥离光刻胶层，将Ti/Cu籽晶层刻蚀掉。   图1所示测试芯片采用60μm周边焊盘节距，并与TSV结合使用。实现这些TSV所用的工艺有详细描述。加工TSV前，把晶圆厚度减至50μm。TSV直径是25μm，深度为50μm。TSV Cu填充和微凸点形成在单一工艺中结合完成。Ti/Cu籽晶层在TSV刻蚀后淀积于深宽比为2的50μm TSV上。Cu填充前，应用10μm厚负光刻胶掩膜层，它允许同时形成Cu填充TSV和Cu/Sn凸点。用Cu填充TSV后，直接镀一层3.5μm厚Sn层。光刻胶剥离后，用化学方法除去金属籽晶层。 测试样品的键合在SET FC-150倒装芯片键合机上温度为150-250℃时进行。键合前应用不同的清洗剂（如助溶剂）。键合期间加压(5MPa-150MPa)，键合时间3-20分钟。 键合后，测量交织的菊花链的电阻和绝缘以检查互连的电气性能。有些样品还送去做X截面SEM检验。 结果   微凸点由焊料凸点和上芯片上的UBM组成。可焊金属“凸点焊盘”（此例中为Cu）置于下面的衬底上。焊料微凸点的使用也是选项，但本实验未使用。焊料与UBM/可焊金属的反应结果形成金属间化合物，因此上下芯片就连接。本研究中，UBM是Cu或Cu/Ni双金属层，而焊料凸点或包含纯Sn，或包含SnAg。图2是φ25μm微凸点的光学干涉测量剖面，在Cu/Ni UBM上形成了SnAg焊料凸点。   由于Sn和Cu的吉布斯（Gibbs）自由能低，二者均易被氧化。实际上发现，去除氧化物对确保SSD键合的金属间化合物形成至关重要。一些商用清洗剂(如助溶剂)和稀有机酸在倒装芯片键合过程中清洗Cu和Sn。助溶作用也可以用所谓非流动底层填充料(NUF)提供。优点是可与封装装配工艺同时进行底层填充工艺。但它们均不能在很低温度下有效去除氧化物。这使我们的SSD键合温度不能低于150℃。实际上，不同清洗剂的结合给出了150℃时的最佳键合结果。去除氧化物对于TLP键合的重要性不大，此时液态Sn能润湿Cu UBM形成金属间化物。   发现键合压力是SSD键合中形成良好金属间化物连接的又一重要因素。存在一个约20MPa的下限压力，低于此值时焊接连接处含有的孔洞一类的缺陷太多，因而电连接不良。但是，150MPa几乎是上限压力，高于此值时Sn横向受到挤压，能在邻近的凸点间引起电短路。对40/15μm节距/间距凸点连接来说，50MPa已足以获得高良率器件。 与SSD键合不同，应用于TLP键合的压力要小得多，2.5-10MPa对电良率不产生什么差异。 考虑工艺简易和连接界面质量之间的最佳折中，以NUF键合为基础工艺。这消除了毛细管底层填充的需求。进而通过采用初始高度并行的芯片至晶圆的取放、随后集中键合芯片的方法增加工艺产出。该方法已被证明能用于全200mm晶圆级(图3)。对于TLP和固态扩散键合方法，40/15μm节距/间距周边阵列芯片，获得了90%以上的器件良率。 对TLP和SSD键合时空洞的形成也作了研究。除了由于夹带清洗剂残留物形成空洞外，还在Cu3Sn相中观察到名为柯肯达尔（Kirkendall）空洞的较小亚微米空洞，Cu3Sn相在Cu-Sn键合后形成。为了研究制备方法对空洞形成的影响，对不同Cu/Sn/Cu三明治结构做了老化实验。发现空洞最初位于Cu和Sn界面处，但随老化的进展，更多空洞逐步漂离这一表面。在金属间化物连接中心也能观察到大量空洞。Cu/Sn/Cu表面薄膜中也发现柯肯达尔（Kirkendall）空洞，这里三明治薄膜是顺次电淀积形成。不过，将微凸点样品与表面薄膜堆叠(此堆叠持续老化到全都转换成Cu3Sn相为止)比较时，观察到在Cu-金属间化物界面处和在连接中心内的空洞形成密度的不同(图4)。因为Cu/Sn/Cu表面薄膜是用同一电镀化学过程淀积的，不过没有附加还原剂，这些还原剂污染物会增加空洞成核和生长。   最后，我们说明基于CuSn金属间化物微凸点在用后通孔方法形成的堆叠芯片中的应用。节距为60μm周边阵列TSV的3D晶圆级封装(3D-WLP)TSV器件堆叠在匹配的Si衬底上(图5)。这些器件有菊花链连接，以监控TSV+微凸点连接的电学连续性。观察到Cu-Sn堆叠工艺具有高良率。     用精细节距Cu/Sn微凸点实现薄芯片堆叠。瞬时液相键合和固态扩散键合二者均有高电学良率。