标签: 高速信号

做 PCB 的，经常会遇到设计规则中等长、阻抗匹配的事情。还有传输线理论，提到信号反射等等问题。基本上会弄得一头雾水。 如果是做单片机的，根本不需要考虑这些问题。原理图上画的线，只要能连上就好。不会有什么问题。 如果设计中信号频率达到几百 M 上 GHz ，则需要考虑将信号线布线的电气参数影响因素考虑进去。电路板上的连线电气特性有三要素：电阻、电感、和电容。通常连线上的电阻对信号影响很小，可以不考虑进去。如果保持线路一致性，则信号线可以简化为多级电感电容级连的形式。需要注意的是，信号源的内阻不可能为 0 。信号源通过线路到达接收方的电路可以模拟如图：其中 R1 为信号源输出阻抗， R2 为接收端输入阻抗。 线路中电感量 L 为 2.5nH ，电容量 C 为 1pF ， L/C 的平方根为 50 。 每个 L C 级的输出，可以视为下一 LC 级的输入。同样可以列出微分方程。这样可以形成一个一阶微分方程组。求解这个方程组，可以得到最后一级的输出与输入信号之间的对应关系。 也可以通过仿真，可以得到如下结果。 图中标记有 20 50 80 100 是改变 R1 （信号源输出阻抗）的阻值，得到 R2 （接收端）电压变化。 接收端信号与信号源相比， 1 、有延迟。信号源输出电阻越小，输出延迟越小。 2 、有过冲或下陷，信号源输出电阻越小，则过冲越大。当 R 等于 L/C 的平方根时。信号源上升沿与接收端的电压时间上一致。 如果将负载的输入阻抗 改为 50 Ω。 输出信号也能很好的跟踪信号源，但信号幅度会按比例变小。 从上面这些仿真（计算）结果，可以推测出高速布线的一些规则背后的理论支持。 1、 等长布线规则 信号在线路上传输都会有延迟，延迟的数据跟线长（ LC 级数）有关，同步设计中，需要让时钟线与数据线的延迟一致，使数据传送或采样时处于最有利的时刻。 2、 阻抗布线规则 需要让布线的 L/C 达到一个确定的数值。让线路有准确的时间特性。 3、 源端匹配规则 需要让信号源的输出阻抗等于线路的特征阻抗（特征阻抗指的是 L/C 的均方根，具有电阻的量纲，但并不是电阻），这样输出的信号具有与信号源接近相同的时间特性。例如： SDRAM 上驱动信号（时钟，数据线，地址线等）的输出阻抗 20 Ω左右，在线路板源端串 20~30 Ω的电阻，将信号源的输出阻抗调整为接近 50 Ω，达到匹配。 4、 终端匹配规则 也可以使用终端匹配，只是会增加功耗，并且得到的信号幅度会降低。 另外，线路板上的 L C 取决于线路板材质，其中材质的介电常数最为关键，磁导率通常不会有影响。 在通常的解释中，当阻抗不匹配时，会产生信号反射。基于能量守衡的基本原则，源端的能量如果不能完全被终端接收，则能量多余的部会反射回源端。 ( 待续 )

上文说完了8B/10B之后，我们再来说说貌似更复杂的64B/66B编码。很多人可能在想，8B/10B编码主要作用的优化直流平衡，从8bit中插2个bit进去，这样的话最终效果能够使长0或者长1的位数不超过5位，达到很好的效果。那64B/66B编码方式呢？在从64个bit中仅加入2个bit，能够很好的解决长0长1的问题吗？作用似乎只是杯水车薪，2个bit相对于64个bit太少了。但是这种64B/66B的编码方式流行至今，肯定是有它自己的优势所在，其实它和8B/10B编码还是有原理上和算法上的区别的。 当然，如果仅靠这2个bit来实现8B/10B的作用显然不太现实。其实上，这两个bit只是起一个同步头的作用，主要用于接收端的数据对齐和接收数据位流的同步。这两个bit有“10”和“01”两种同步表征方式，“01”表征后面的64个bit都是数据bit，“10”表示后面的64bit是数据和控制信息的混合，其他的“00”或者“11”都表征为错误信息。数据bit用“D”表示，每个数据码是8bit；控制bit用“Z”表示，每个数据码是7bit。其中在“10”这种数据控制信息混合的情况下，后8个bit划分为表征类型域，其后的56bit才是真正的控制信息或数据控制两者的混合。另外“S”表示包开始传送，“T”表示包传送结束，值得注意的是“S”只能在第0和第4字节出现。“T”可以出现在任何的字节。结构图如下所示： “S”字节 一个传输的例子如下： 那按照上面说的，新加的2个bit只是作为同步，那后面的数据可以如何优化呢？这里有一项区别于8B/10B编码的技术——扰码。 所谓扰码，就是一种将数据重新排列或者进行编码以使其最优化的方法。怎么才能最优化呢？就是使数据bit的“0”和“1”最大程度的达到随机分布，进一步减轻了抖动的码间串扰，提高了数据传输的可靠性。从本质上说，扰码就是为了达到这个目的而在传输数据进入信道传输之前，对其进行的比特层的随机化处理过程。它的方法就是使用上面prbs码型所说到的多项式，关于多项式的选择通常是基于扰码的特性，包括生成数据的随机度，以及打乱连0和连1的能力。从prbs多项式的角度说，其实就是重新生成伪随机码型的过程。 64B/66B的扰码使用的多项式是1+X39+X58。按照前期说的prbs生成器，得到该扰码器的框图如下所示： 就是前几期prbs说的第39和第58位的异或运算，然后通过移位寄存器输出的码型结果。当然，前面说了，64B/66B编码的这种扰码方式目标是使数据的“0”和“1”最大程度的随机分布，减小连续出现的情况，因此它可能并不能适用于所有的码型，不像8B/10B编码一样对所有的bit组合都有出色的表现，具体还要看接收器的能力。但是无可否认，它最大的好处是效率比较高，传输冗余的bit只有2位，不像8B/10B编码需要20%的开销。这方面在更高速的传输环境下更具有优势。

作者：周伟 一博科技高速先生团队队员 一次去客户现场沟通，顺便问了下客户对我们高速先生文章的意见和建议，客户提了一个很好的建议：“你们文章的内容主要是理论和仿真为主，能不能多点案例相关的文章，这个应该比较受欢迎”。   真是一语点醒梦中人，是啊，前不久我们都还在为文章的素材大伤脑筋，甚至我们的小陈都开始写诗来感叹码字难的痛苦了，这不我们一年上万款的PCB设计，总有一些经典的案例吧，还别说，手上正有些，好东西不能沉箱底了，慢慢掏出来分享给大家吧，也希望大家喜欢。   案例我想很多人手上都有，作为工程人员如果手上没有收集一些案例还真就算不上是一个经验老道的攻城狮，因为失败是成功之母，没有经历过失败挫折怎么可能成长和成功呢？经验正是由一个一个失败的案例总结出来的，高速先生在这里作为一个平台，也希望看到文章的工程师能总结自己手上的案例，把它分享出来，让更多的人不要再犯同样的错误，这也是节省了社会资源。同时，分享文章也不是白忙活的，毕竟也占用了大家的时间和精力，如果大家看到前段时间的高速先生文章投票就知道，对于读者喜欢的文章，后面的奖励可是实打实的，虽然高速先生也知道有些同鞋的分享是无私的，但我们也只是想尽我们的绵薄之力鼓励那些无私分享的人，仅此而已。   有点像广征英雄帖的味道，英雄，高速先生呼唤您的出现！   回到正题，既然是案例分享系列，当然就会有很多系列的案例，而我们目前对案例的定义是在设计调试中出现了工作不正常，然后通过一定的原因分析最终解决了前面的问题，解决过程包括修改软件参数、配置信息甚至是改版等手段，大家应该对中间的分析过程最感兴趣吧，所以我们要分享的正是分析解决过程。如果您手上也有这种案例，还是上面那句话，英雄，我们给您平台，欢迎分享！   目前我们的案例计划主要围绕以下的内容： 1、DDR4/3/2设计案例 2、串扰引起的失效案例 3、电源设计案例 4、多路复用（反射）案例 5、高速信号设计案例 我们的第一个案例将会是DDR3运行不到额定频率的文章，在案例文章正式发布之前，高速先生在此有个小小的问题，您最期待什么内容的案例？欢迎回给我们，我们必定尽可能的满足您的需求(敬请期待下期案例文章)。

作者  王锐  高速先生团队成员   近日，大家可能都听说了一起香港豪车帮在深圳飙车的事件，交警查扣麦凯伦、法拉利、兰博基尼、GTR等各种豪车11台。   大家可能就要问了，这香港的豪车帮干嘛要跑到大陆来飙车呢？当事司机说了，香港道路窄，限速低，处罚严，听说大陆的路宽，又平坦。于是就申办了一次性临时入境行驶证，感受下驾驶乐趣，体验下巅峰感觉。据监控录像显示，跑车在深圳段的平均时速是214公里/小时左右，那最高时速可就不只214了，从深圳南山到达东莞地界仅用7分多钟。这样的速度，想想确实够巅峰，飞一般的感觉呀。   如果把这些豪车拉上碎石子路，而不是平坦的沥青路，还能不能体检这飞一般的感觉呢？   在高速信号设计中，也有豪车遇上碎石子路的现象，那就是，高速信号遇上了表面粗糙的铜箔。   在实际生产过程中，为了让铜箔能与介电材料(FR4, 玻璃纤维环氧树脂)更好的黏合，在copper与FR4的接合处会有较大的roughness。在PCB设计过程中，工程师或多或少都会考虑一下粗糙度的影响，那粗糙度对信号的影响到底是什么呢？是影响特性阻抗，还是影响损耗呢？影响又有多大呢？ 图(1) 1oz铜的表面粗糙度   图(2) 表面粗糙度微观图   在这里引入一个名词，趋肤深度，表达式为δ_s=√(21⁄πfμσ),f是信号频率，μ是导磁率，σ是导电率。当信号的频率越来越高，信号传输就越来越靠近导体的表面，趋肤深度越来越小，信号传输受粗糙度的影响就越来越严重。   有资料表明，表面粗糙度对特性阻抗影响不大(约0.5 ohm)，对插入损耗影响很大(可能超过30%)，粗糙面(roughness)与平坦面(flat)，在高频(趋肤效应区)对S21的影响可达1~2倍的差距，这样的说法是否合理呢？   下面，我们通过仿真对比，分析一下平坦面和粗糙面对插入损耗的影响：   仿真对象：外层、FR4介质厚度3.5、盖绿油、线长2000mil、铜厚0.5oz+plating、粗糙度1um。   图(3) TDR曲线   图(4) 插入损耗曲线   注：B=blue trace(无粗糙度），G=green trace(有粗糙度)    从曲线和表格中可以看出，粗糙度对阻抗的影响很小；高频的时候，粗糙度对传输线插入损耗的影响在20%左右，近乎五分之一，可想而知，五分之一的影响是很值得注意的，如果在PCB设计中忽略了这个影响，导致的后果将会是非常严重的。   “看得懂的高速设计”是一个自媒体品牌，由一博科技出品。我们用最浅显易懂的方式讲述高速设计的理论与案例。有问题，请微信与我交流，或回复本文。 微信公众号：一博_看得懂的高速设计

作者：一博科技 周伟   2.  PCB板材对高速信号电气性能影响       众所周知，高速信号关注传输线损耗、阻抗及时延一致性，最后在接收端能接收到合适的波形及眼图，只要满足了上面几点要求，那么高速信号的问题就可以迎刃而解了。       传输线损耗通常分为介质损耗、导体损耗和辐射损耗，介质损耗主要是由玻纤和树脂带来的，而导体损耗主要是由趋肤效应和表面粗糙度影响的，如下图7所示。   图7       下图8所示是我们通过微观切片所看到的PCB的截面结构，从图中可以看到信号线的表面是非常粗糙的（人为增加粘结性），以及构成PP的玻纤和树脂（玻纤和树脂的Dk/Df特性不一致），这些因素都会影响我们的高速信号电气性能。 图8 2.1  DkDf的影响       DkDf在上面部分已经介绍过，介质损耗与DkDf有直接关系。下图9所示为几种材料在20GHz内每inch对应的损耗曲线，其中蓝色曲线为总体损耗，绿色曲线为介质损耗，红色曲线为导体（铜箔）损耗。 图9       从上面图9可以看到由于导体是一样的，不同材料的导体损耗是相同的（红色曲线），但随着材料的损耗级别越低，介质损耗越小，介质损耗与总体损耗的占比也越小，在超低损耗材料的损耗曲线中，介质损耗甚至比导体损耗还小。       如下图10和图11为几种常见材料的Dk/Df随频率和温度变化的曲线，为公正起见，没有将具体材料的型号列出，只有不同的材料代号。 图10 图11      一般来说，我们要求Dk/Df越稳定越好，也就是说Dk/Df不随频率及温湿度（环境）变化影响太大，反应在图形上面即是图形的斜率越小越好，如果是水平的曲线那就是完美了。       根据时延公式1可以知道，Dk越小传播时延也越小（传播速度快，需要的时间就小），同时Dk的变化率越小阻抗也越稳定，有利于阻抗的控制（公式2）。而从损耗公式（公式3）我们也可以知道Dk/Df越小（稳定），损耗也越小（稳定），稳定的材料参数可以在工程应用上更好的控制产品的性能。 如下图12所示为同样的12inch线长，使用上面不同损耗级别的材料所测得的损耗曲线，可知当在10GHz的时候，普通FR4(普通损耗级别)的损耗为-15dB,而如果使用TU（低损耗级别）的损耗仅-7.5dB，如果此时有个高速信号要求插损在10GHz的时候需要小于-12dB,那么使用普通FR4的材料就不能满足要求，必须使用损耗级别更低的材料。   图12 2.2  铜箔表面粗糙度的影响       如上图8所示的微观切片所示，铜箔的表面是比较粗糙的，而我们在设计或者仿真的时候通常是以光滑的表面为模型，如下图13所示。   图13       理想和现实是有差距的，这就是为什么我们经常认为自己的设计或者仿真结果是没有问题，但实际产品却有各种各样的问题，其中必然有很多细节是我们在设计或仿真时忽略掉了。       下图14是几种常规的铜箔对表面粗糙度的定义，其中有STD(标准铜箔)、RTF(反转铜箔)和VLP/HVLP(低/超低表面粗糙度铜箔)，可见不同的铜箔铜牙(粗糙度)相差明显。   图14       如下图15所示为普通铜箔与低表面粗糙度铜箔的切片放大图。   图15       从图中可以直接看出铜箔粗糙度(铜牙)使线路的宽度、线间距不均匀，从而影响阻抗的不可控，最后导致一系列的高速信号完整性问题，而低表面粗糙度的铜箔就不会导致类似问题。如下图16是对同样的材料不同的铜箔进行的仿真比较。     图16       从仿真结果可以看出在5GHz以下铜箔的影响不是太明显，但在5GHz以上铜箔的影响开始越来越大，所以我们在高速信号(尤其10G)的设计和仿真中需要注意铜箔的影响。 2.3  玻纤布的影响       目前主流的材料都是采用的“E-glass”,参照的IPC-4412A规范，本文也是主要针对的E-glass的玻纤介绍。常见玻纤的微观放大如下图17所示。   图17       从上图17可知不同的玻纤对应的编织粗细不一样，开窗和交织的厚度也不一样，如果信号分别布在开窗上和玻纤上所表现的特性(阻抗、时延、损耗)也不一样（开窗和玻纤Dk/Df特性不一样导致的），这就是玻纤效应。玻纤效应的影响主要表现在如下几种方式。 a、玻纤效应对阻抗的影响       如下图18为同一叠层对应不同玻纤的阻抗测试结果，同样的3.5mil线宽，采用1080和3313的玻纤布，可知因为1080的开窗比较大，所测试的TDR阻抗曲线跳变比较大，阻抗不匹配比较严重。而采用3313玻纤的阻抗曲线比较平整，阻抗比较均匀。 图18 b、玻纤效应对时延的影响       如下图19为一对差分信号在玻纤上的分布示意图，左下部分表示的是没有玻纤效应的影响，差分信号和共模信号完美，而右下角为有玻纤效应的影响，由于差分信号上的一根在玻纤上，另一根在开窗上，时延不一致造成了不同时到达，最终影响了差分信号和共模信号的正常接收。   图19 c、玻纤效应对损耗的影响       如下图20为不同损耗级别下的材料对应不同玻纤的损耗曲线。右边图示可知不管是中损耗的材料还是低损耗的材料，采用普通的玻纤(红色)比采用平织布玻纤(蓝色)的损耗都要大。   图20       综上我们在高速信号的设计上应该尽量避免玻纤效应的影响，常用的方法是采用一定角度走线或者在制板的时候让厂家旋转一定的角度(板材的利用率会有一定的下降)；或者直接采用开窗比较小的开纤布或者平织布，此外用2层PP也可以适当的避免玻纤效应。