tag 标签: 高速PCB

相关帖子
相关博文
  • 热度 2
    2018-8-31 14:23
    1587 次阅读|
    1 个评论
    工作岗位:入门级PCB工程师(Level-1) 能力要求: 1、能制作简易的封装,如DIP10等到; 2、掌握至少一种PCB设计软件的基本操作,并能制订简易的布线线宽和间距等规则; 3、能对具有100个元件和200个网络或以下PCB进行较合理、有序的布局和布线; 4、能在他人或自定规则下手动或自动布线并修改,达到100%布通并DRC完全通过; 5、具备基本的机械结构和热设计知识; 6、掌握双面板走线的一些基本要求。 工作内容: 1、简单PCB的设计和修改(如结构简易的前面板、单片机小系统板等); 2、复杂PCB中规定部分的走线; 3、与自己设计PCB相关的调试; 4、写相关的开发、调试日志。 工作职责:对PCB中自己设计部分负责。 工作岗位:初级PCB工程师(Level-2) 能力要求: 1、能根据手册和实物制作较复杂的封装,如带灯RJ-45座等,并保证外形、焊盘等尺寸完全正确(按实物测量至少保证可插入); 2、较熟悉掌握至少一种PCB设计软件并能独立或在指导下制订较详细的布线规则; 3、能对具有400个元件和1000个网络或以下单、双面和多层PCB进行较合理和有序的布局和布线,能在布局布线过程中随时考虑到热设计、结构设计、电磁兼容性设计、美观等方面的要求,自己不能确定时及时向更高级PCB工程师请教或共同探讨; 4、能在他人或自定规则下熟练手动或自动布线并修改,达到100%布通并DRC完全通过,基本上不存在线宽瓶颈、内层孤岛等问题,布线过程中能看出少量原理设计上低级错误并提出,并能正确进行引脚和门交换,能正确修改网络表和原理图; 5、能正确导入、导出机械图纸并基本看懂结构尺寸要求; 6、能在他人所制定规则或指导下进行一些高速和模拟PCB设计并基本稳定; 7、丝印标志清晰明了,能独立完成出GERBER等设计输出工作并校对; 8、具备基本的可制造性方面知识并用于实践,所设计板子50%以上可用于生产。 工作内容: 1、较复杂PCB的设计和修改(如调度机中除CPU板外的板,十六画面分割器板等); 2、复杂PCB中规定部分的走线; 3、与自己设计PCB相关的调试; 4、对所有更低级PCB工程师的工作指导; 5、写相关的开发、调试日志; 6、必要时(指自己一定时间内暂时无相应的设计任务,或某一PCB设计工作时间紧迫,必须抽调或加强设计人员时,下同)胜任任意低级PCB工程师的工作。 工作职责:对PCB中自己设计部分负责。 工作岗位:中级PCB工程师 (Level-3) (可根据个人具体能力现细分为A、B、C三档,A最高,B次之) 能力要求: 1、能完全看懂各种原版器件手册和布线手册,能独立制作极复杂的封装,如放置开关,并保证各种能力完全正确(按实物测量至少保证插入),能自行根据原理和结构要求寻找合适器件或替换品; 2、熟练掌握至少一种PCB设计软件的操作和技巧并能制订详细的布线规则; 3、能根据系统要求提出各功能板块划分和整合意见,能对任意多个元件和网络的PCB独立或分工进行合理和各功能板块布局和布线,能在布局布线过程中随时考虑热设计、结构设计、SI、PI、EMC、美观、可制造性等方面的要求并提出解决方案,能对入门级和初级PCB工程师提供一些布局和布线中的要求和规则参考等; 4、能正确进行板的叠层结构设计,并在满足性能要求下尽量减少层数、降低成本; 5、具有较多的阻抗、时延、过冲、串扰、环路、信号回路、平面完整性、内层分割槽隙、信号端接等方面的高速和模拟PCB设计知识,能独立或在SI工程师等指导下完成关键信号和区域的SI仿真和分析并提出改进意见; 6、能在规则驱动下熟练手动或自动布线并修改通过,整板具有一定的美感,布线过程中能看出原理设计中80%以上低级错误并提出,能熟练正确进行引脚和门交换; 7、能与原理和结构设计工程师极好沟通,能看懂较复杂的机械图纸,并能提出一些原理、器件选择和结构上与PCB设计有关的合理改进意见,帮助系统设计早日成功; 8、测试点和丝印标记清晰明了、无差错,极少犯PCB设计中的低级错误,一般不会因PCB设计错误导致改版,对90%以上的PCB加工厂家工程总是回馈能自行解决; 9、具备较多的可制造性方面知识并用天实践,所设计板子70%以上可用于直接量产。 工作内容: 1、极复杂PCB的设计和修改(如8路DVR底板、PC主板等); 2、与自己设计PCB相关的调试和指定部分的SI仿真; 3、对所有更低级PCB工程师的工作指导和布线规则提供; 4、写相关的开发、调试日志; 5、制作和维护单位内部PCB标准封装库和标准布线模块; 6、必要时兼任任意更低级PCB工程师的工作。 工作职责: 1、对PCB中自己设计部分负责; 2、对单位内部PCB标准封装库和标准布线模块中自己设计部分负责; 3、对自己的SI仿真结果和解决方案负责。 工作岗位:高级PCB工程师(Level-4) 能力要求: 1、掌握各种常见PCB设计软件之间的文档转换,转出文档基本可用于修改; 2、熟悉高速和模拟PCB设计中的所有要求,所设计或指导他人设计板子80%以上不存在相关问题; 3、具备丰富的可制造性方面知识并用于实践和指导工作,所设计或指导他人设计板子90%以上可用于直接量产; 4、熟练高速规则控制下的高密度布局、布线,并且所布模块或板子在稳定可靠的同时能做到80%以上非常具有美感; 5、非常富有创新性,能经常提出各种对提高PCB设计工作效率、PCB设计质量、系统中PCB结构分配等有建设性的提议。 工作内容: 1、参与系统设计中与PCB相关部分的分析、规划和仿真; 2、组织和进行PCB设计培训; 3、对所有更低级PCB工程师的工作指导和布线规则提供; 4、定相关的开发、调试日志; 5、SI仿真模型搜索、建立和规档; 6、整板和系统SI、PI、EMC仿真,PCB可制造性能评价,有问题PCB原因分析并提出有效的解决方案; 7、必要时兼任任意更低级PCB工程师的工作。 工作职责: 1、对所有自己的工作负责; 2、对所有对他人的指导工作负责。
  • 2015-9-23 21:00
    373 次阅读|
    0 个评论
    申明: 因各方面原因,如文档有写的不对之处,还请各位大爷指 点与包涵。 有些资料信息是网络得来的,如果有资料涉及知识产权方面问 题, 请与我联系。 欢迎转载,请注明出处,谢谢!   下边看看叠层信息:   正常关注点:叠层分配,每层厚度,整板厚度 高速关注点:叠层分配,材料,每层厚度,整板厚度,阻抗   叠层分配: 6层板,三层信号层,三层电源层 在后边信号分析中会分析下边这些有关叠层的问题: 6层叠层的分配为什么要这样分配top-gnd1-pwr-signal-gnd2-bottom,是从哪些方面来考虑? 板子线比较少,可不可以用4层板来做,应该是注意哪些方面?   每层厚度: 板材参数+ 线宽—阻抗控制 整板厚度: 57.36(理想数据) 实际62mil(1.6mm)   板材信息: FR408(可在isola官网上查到FR408的参数)            板材选择方面信息,可搜关键字:如何选择高速板材(上,中,下)         1)低损耗、耐CAF/耐热性及机械韧(粘)性(可靠性好)       2)稳定的Dk/Df参数(随频率及环境变化系数小)         3)材料厚度及胶含量公差小(阻抗控制好)        4)低铜箔表面粗糙度(减小损耗)        5)尽量选择平整开窗小的玻纤布(减小skew和损耗)        6)用一般的制程即可加工(加工性好)        7)材料可及时获得性       8)环保要求 结论引用(http://www.edadoc.com/cn/jswz/show_540.html)   叠层的设置是要综合很多方面来考虑设置的,要具体情况具体分析。 一般叠层设置考虑以下几个因素:BGA出线,电源的种类,阻抗控制,信号层与平面层参考,关键信号与电源的特殊要求,信号对板材的要求,叠层对称性,生产工艺   下边地址是一个板厂的一些叠层与阻抗设计的模板: 百度云: 链接: http://pan.baidu.com/s/1ntDze1z 密码: ae56   叠层看完了,下边就是信号分析
  • 热度 3
    2015-9-23 20:58
    558 次阅读|
    3 个评论
    申明: 因各方面原因,如文档有写的不对之处,还请各位大爷指 点与包涵。 有些资料信息是网络得来的,如果有资料涉及知识产权方面问 题, 请与我联系。 欢迎转载,请注明出处,谢谢!   在分析过孔前,还一个要补充说明上节走线时漏下的点,差分线内 等长绕线时,绕线的准则,如 8 所示 图 8   过孔 : 过孔对于 PCB 来说是一个连接相同信号不同层的桥梁 下边就用桥梁来类比过孔了 当一条路上,车都是小车,流量也不大时,可以用一座普通桥梁就 可以了(普通 VIA ) 当一条路上,车很多且川流不息,那就要保持整个通道的宽度不发 生变化了(高速 VIA ) 当一条路上,跑的车都是大车,那就要保持整个通道的最小宽度与 承载量了(电源 VIA )   普通 VIA 与电源 VIA 没什么好说的,重点来分析高速信号下通道中 VIA 的参数影响,还有一些注意点。 这节很多知识都是参考网络上的信号完整性分析下的结果,不过有 些经验,不要量化分析,也是可以直接用在平常的 PCB 设计中的。   首先下看下 VIA 的结构,如图 9 所示              图 9 包含有:过孔焊盘,板通孔,隔离盘 高速过孔,我们要保证它在整个通道的与其它元素的阻抗一致性, 就是从 VIA 的结构元素中,一个一个的优化它们,从而达到要求。 就是上边所说的过孔焊盘,板通孔,隔离盘这三个元素。 具体的优化过程,可以找些资料来看,因为我也不懂,我是应用为 主。有些资料应该可以分享: Altera:  https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/an/an529.pdf HFSS:  有一个 3D VIA 生成插件(网络可以下载到,关键字: hfss 3d via Wizard )   现在来看来, TI 的 DEMO 上是怎么处理的。 1 :参考层的隔离圈,是差分对过孔共用一个椭圆型的隔离圈 ( anti-pad )   2 :差分对过孔旁边,都一个粉色过孔。这一对粉色过孔( GND 网络 (广义一点,就是信号参考层的网络属性)),是为信号换层,提 供一个最近的回流路径(这一点很重要,也在大部分的高速 PCB 中 会频繁使用)     3 :在 PWR , signal 层,如下图所示都有一个大椭圆隔离圈,就是把 差分对过孔和提供最近回流路径过孔与其实信号都做一定的隔离 (这图片一直上不了,可以在DEMO板上pwr,signal层做到具体形式)   4 :在叠层那一节中,有提有俩个问题,关于叠层的安排问题,在 这里,来说说我的理解: A :插件 J2 到 U1 的信号有点交错,所以走线就要有俩层,通过过孔 来调节线序,然后因为信号的原因,信号走线的每一层都必需要有 一个参考层来参考,所以要加俩个 GND 层,就 4 层了。然后再加 个 PWR 来走电源,其实这板子上的信号线都可以俩层走完,但为了 保持对称性与有钱任性,再加个 signal 层了。 B :还有个问题,用 4 层可以不可以?   是可以的,但需要注意一些点   假设叠层如: top-gnd-signal-bottom 1 :差分信号的参考层(也就是说,要在 bottom 层的差分对上边的 参考层 signal 层处铺上 GND 铜皮,最重要的是还要打 GND 过孔,保持 优秀的连接性) 2 :板子电源比较简单,完全可以在 signal 层,走出符合板子电源 要求的通道(必需要加强电源的通道上的滤波性能) 3 :其它不太重要的走线,也可以走在 signal 层上 总结:最重要的是前面俩点,不能含糊。第三点可以折中处理   C :差分对为什么要走在 top 与 bottom 上,我可以不可以,走在内 层,叠层是这样的: top-gnd-signal-gnd-pwr-bottom ,差分信号 走在 top 与 signal 上? 可是可以,这样的走线,会引发一个新的问题 via-stub (如图 9 所 示的过孔残桩),要解决这一问题,要加一个生产工序(背钻,把 过孔残桩给钻掉) 关于这方面的资料,搜索关键字: via stub, back drill Altera:  https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/an/an529.pdf   5 :过孔在通道等长处理时,也是一个不能忽略的元素, allegro 中 有加入 VIA 数据来计算通道长度的选项。 这个选项正确应用的前提是,你在软件中的叠层设置要符合板子的 实际情况,不然的就,就算计算出来,也是错的。   过孔就到这里了,下面是焊盘的一些分析
  • 热度 1
    2015-9-23 19:09
    574 次阅读|
    1 个评论
    Y 话 PCB 系列—— DS125BR401A  官方 DEMO 板鉴赏 + 学习 + 找茬   申明: 因各方面原因,如文档有写的不对之处,还请各位大爷指点与包涵。 有些资料信息是网络得来的,如果有资料涉及知识产权方面问题,请与我联系。   一直不断学习的一个因素,不让别人把自己吹的牛 X ,花式撮破 讨论为主,吹牛为辅!!   DEMO板的意义在很大程度上可以说是芯片功能的实现,所以在做产品时别太迷信 DEMO 板,具体情况具体分析。   板子信息可到官网浏览与下载 首先明白板子的大概功能,有个大方向,才能更好关注板子的重点。   此参考设计使用可配置的均衡、去加重和输出电压来扩大高速 SAS-3 数据路径的链路距离和损耗预算。它通过 miniSAS-HD 接口支持从 1.5 Gbps 到 12 Gbps 的 SAS 和 SATA 接口。 关注点: SAS-3 , 1.5 Gbps 到 12 Gbps 解读: 在一定的程度上信号到了 12Gbps ,应该算是超高速了,那在看这板子时,就要有了高速信号的相关知识了 如:差分线,阻抗控制,叠层设置,等长, 3W 规则,低电压,容差值。。。   有了上边的信息了解,就相当于对这板子在了定性的分析了,现在就查看板子上的规则的具体实现方式了。   主芯片相关信息, layout 的关注点:   芯片电流不大,电压 2.5V or 3.3V ,工作电压的容差值为 +-0.125V ,比较少,要注意电源入口与芯片的相对距离,通道的宽度,滤波电容的多少与位置   图 1                          图 2 可以看到芯片 2.5V 管脚都有一个 100n 的电容 红箭头处的 3.3V 没有管脚电容 板上电源输入接口与芯片相对位置如图 1 , 2 所示 3.3V 接口处有一滤波电容 2.5V 接口处没有滤波电容 通过查看前边的芯片参数来看,电源通道的大小是没什么问题,唯一要考虑的是,信号与电源的相互干扰方面,后边这方面会有一定的分析。 2.5V 与 3.3V 的通道是在 pwr 与 signal 层上,而这俩层是相邻层,为什么这样处理了,可以找下这方面的理由? 提示:从芯片的供电,板子结构角度来分析 供电通道在保证通流与压降方面的情况下,没必要铺大范围,可能是引起不必要的麻烦。   图 3 这板子上的 2.5V 是芯片的供电,如图 3 红色圈出来那样,而这板子上的 2.5V 通道(蓝色部分)铺的到处都是,我认为不可取。铜皮可以适当裁剪下,特别是 miniSAS-HD 接口处的。 供电部分就这样了。 下边分析的是叠层 欢迎转载,请注明出处,谢谢!
  • 热度 2
    2012-11-28 18:23
    1970 次阅读|
    2 个评论
        那么,高速会带来什么问题呢?反射,串扰,地弹,电源噪声,轨道塌陷等等,用一句话来简单概括就是:从模拟信号的角度,来考虑数字信号问题。在高速领域,数字信号不是简单的0和1了,连线也不是简单的连通即好,要从分布参数的角度看到互联传输线,如下图所示: 图1 集总参数vs.分布参数  随着信号传输速率越来越高,PCB走线已经表现出传输线的性质,在集总电路中视为短路线的连线上在同一时刻的不同位置的电流电压已经不同,所以不能用集总参数来表示,必须采用分布参数来处理。    结合以上描述,可以归纳为:当走线的传播延时大于信号上升时间的20%左右时,PCB上的走线就不能看作是集总参数,而必须从分布参数的传输线理论角度去考虑布线问题,同时,信号出现高速问题,信号不再是简单的0和1的方波,会出现震荡,单调性等复杂的完整性问题。 这样,实际产品中出现的一些问题,就可以解释了:         公司早期开发的一个产品,进过功能测试和市场验证,一直工作良好,可是最近生产出来的一批却总是毛病不断,受到许多客户的投诉。设计没有任何变动,芯片也是同一型号的。 原来问题出在:如开始所描述的,芯片的工艺改进,信号的上升沿变快了,于是出现了反射、串扰等信号不完整的问题,导致设计处于临界状态,功能调试正常,但是到了客户现场长时间工作就出现不稳定。  硬件工程师产品经验丰富,设计出来的单板功能一下子就调试通过了,但是却卡在EMC环节,不停的改板,不停的测试,最终浪费了大量的产品上市时间,失去了市场先机。 还是因为信号边沿的速率提升,频谱分量变得丰富,相应EMC问题也更加突出。   笔者在产品研发过程中的实际案例:某通信产品的主控板,采用了133M的SDRAM,设计的时候选用的是三星的颗粒,通过了功能测试之后上市,运行情况良好。半年后由于商务原因做替代选型,选择了Micron的颗粒,做了简单功能调试之后发现没有问题,于是继续发货……结果在市场上长时间运行之后,SDRAM出现误码,产品不稳定导致客户投诉,公司把产品召回修改,给运营商赔了大笔费用,同时影响了公司形象,无形资产损失更为巨大。  这是一个典型的时序案例,原始的设计,系统工作在临界状态,时序裕量很小,在更换了颗粒之后,芯片的参数发生改变,导致时序裕量不足,但是简单的功能测试没有发现这个问题,有没有经过长时间运行验证,匆忙推向市场,导致无可挽回的损失。在高速PCB设计后续的介绍中,我们会详细讨论时序问题,让大家避免此类的时序错误。 …… 当高速分析领域从“路”分析转到“场”分析的时候,更多的高速问题出现,时序裕量更加紧凑,损耗问题变得突出,大家能看到国外的设计,采用了反焊盘优化,过孔结构处理,实时等长设计,却不知其所以然,照搬照抄的设计模式,并不能适应高速串行总线的设计要求,这一部分,会在后面高速串行总线的部分和大家一起探讨。   最近越来越热,也被大家越来越重视的电源完整性问题,是因为系统的电压越来越低,低于1V的Core电压,动辄50A,100A的大电流,带来的电源问题让设计师焦头烂额。PI和SI协同仿真成为了近期高速领域最热门的话题之一。 所有这些问题,让高速设计,SI、PI仿真,EMC设计等话题慢慢的被国内工程师所熟悉,也让大家越来越重视,开这个博客的目的,也是希望抛砖引玉,能和各路高速领域的专家多多交流学习。     高速PCB设计系列文章: 高速PCB设计之一 何为高速PCB设计 高速PCB设计 - 高速会带来什么问题 高速PCB设计 时序问题(一)共同时钟系统 高速PCB设计 时序问题(二)内同步时钟系统 高速PCB设计 时序问题(二)共同时钟系统时序案例 高速PCB设计 时序问题(三)源同步时钟系统 (上篇) 高速PCB设计 时序问题(三)源同步时钟系统 (下篇) 高速PCB设计 各种高速问题归类
相关资源
  • 所需E币: 5
    时间: 2019-12-28 19:27
    大小: 501.46KB
    上传者: 2iot
    作者:JohnArdizzoni虽然印制电路板(PCB)布线在高速电路中具有关键的作用,但它往往是电路设计过程的最后几个步骤之一。高速PCB布线有很多方面的问题,关于这个题目已有人撰写了大量的文献。本文主要从实践的角度来探讨高速电路的布线问题。主要目的在于帮助新用户当设计高速电路PCB布线时对需要考虑的多种不同问题引起注意。另一个目的是为已经有一段时间没接触PCB布线的客户提供一种复习资料。由于版面有限,本文不可能详细地论述所有的问题,但是我们将讨论对提高电路性能、缩短设计时间、节省修改时间具有最大成效的关键部分。虽然这里主要针对与高速运算放大器有关的电路,但是这里所讨论的问题和方法对用于大多数其它高速模拟电路的布线是普遍适用的。当运算放大器工作在很高的射频(RF)频段时电路的性能很大程度上取决于PCB布线。“图纸”上看起来很好的高性能电路设计,如果由于布线时粗心马虎受到影响,最后只能得到普通的性能。在整个布线过程中预先考虑并注意重要的细节会有助于确保预期的电路性能。厚,有多少层,各信号层和接地平面的详细信息――功耗、地高速PCB布线实践指南模拟信号、数字信号和RF信号);各层需要那些信号;要求重要元件的放置位置;旁路元件的确切位置;哪些印制线很重要;作者:JohnArdizzoni哪些线路需要控制阻抗印制线;哪些线路需要匹配长度;元件的尺寸;哪些印制线需要彼此远离(或靠近);哪些线路需要虽然印制电路板(PCB)布线在高速电路中具有关键的作用,彼此远离(或靠近);哪些元器件需要彼此远离(或靠近);哪但它往往是电路设计过程的最后几个步骤之一。高速PCB布线些元器件要放在PCB的上面,哪些放在下面。永远不要抱怨需有很多方面的问题,关于这个题目已有人撰写了大量的文献。要给别人的信息太多――太少吗?是;太多吗?不。本文主要从实践的角度来探……
  • 所需E币: 3
    时间: 2019-12-28 21:23
    大小: 52.5KB
    上传者: 2iot
    高速PCB设计指南之七高速PCB设计指南之五第一篇DSP系统的降噪技术随着高速DSP(数字信号处理器)和外设的出现,新产品设计人员面临着电磁干扰(EMI)日益严重的威胁。早期,把发射和干扰问题称之为EMI或RFI(射频干扰)。现在用更确定的词“干扰兼容性”替代。电磁兼容性(EMC)包含系统的发射和敏感度两方面的问题。假若干扰不能完全消除,但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件,则该系统是电磁兼容的。1.对其它系统不产生干扰。2.对其它系统的发射不敏感。3.对系统本身不产生干扰。干扰定义当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的(通过导体、公共阻抗耦合等)就是间接的(通过串扰或辐射耦合)。电磁干扰的产生是通过导体和通过辐射。很多电磁发射源,如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字电路中,时钟电路通常是宽带噪声的最大产生源。在快速DSP中,这些电路可产生高达300MHz的谐波失真,在系统中应该把它们去掉。在数字电路中,最容易受影响的是复位线、中断线和控制线。传导性EMI一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生引起干扰前,用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身或连接到电源的其它电路是干扰源,则在电源线进入电路之前必须对其去耦。共阻抗耦合当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号或DC补偿经共地阻抗从电路2耦合……
  • 所需E币: 3
    时间: 2019-12-28 21:23
    大小: 52.5KB
    上传者: 微风DS
    高速PCB设计指南之六高速PCB设计指南之五第一篇DSP系统的降噪技术随着高速DSP(数字信号处理器)和外设的出现,新产品设计人员面临着电磁干扰(EMI)日益严重的威胁。早期,把发射和干扰问题称之为EMI或RFI(射频干扰)。现在用更确定的词“干扰兼容性”替代。电磁兼容性(EMC)包含系统的发射和敏感度两方面的问题。假若干扰不能完全消除,但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件,则该系统是电磁兼容的。1.对其它系统不产生干扰。2.对其它系统的发射不敏感。3.对系统本身不产生干扰。干扰定义当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的(通过导体、公共阻抗耦合等)就是间接的(通过串扰或辐射耦合)。电磁干扰的产生是通过导体和通过辐射。很多电磁发射源,如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字电路中,时钟电路通常是宽带噪声的最大产生源。在快速DSP中,这些电路可产生高达300MHz的谐波失真,在系统中应该把它们去掉。在数字电路中,最容易受影响的是复位线、中断线和控制线。传导性EMI一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生引起干扰前,用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身或连接到电源的其它电路是干扰源,则在电源线进入电路之前必须对其去耦。共阻抗耦合当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号或DC补偿经共地阻抗从电路2耦合……
  • 所需E币: 5
    时间: 2019-12-28 21:23
    大小: 59.5KB
    上传者: 2iot
    高速PCB设计指南之二高速PCB设计指南之二第一篇高密度(HD)电路的设计本文介绍,许多人把芯片规模的BGA封装看作是由便携式电子产品所需的空间限制的一个可行的解决方案,它同时满足这些产品更高功能与性能的要求。为便携式产品的高密度电路设计应该为装配工艺着想。当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的。为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本。电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求。当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板。可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力。这些公司认识到便携式电子产品对更小封装的目前趋势。单是通信与个人计算产品工业就足以领导全球的市场。高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂。物理因素也包括安装工艺的复杂性与最终产品的可靠性。进一步的财政决定必须考虑产品将如何制造和装配设备效率。较脆弱的引脚元件,如0.50与0.40mm0.020″与0.016″引脚间距的SQFPshrinkquadflatpack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战。最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状。在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型。可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义。不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检……
  • 所需E币: 3
    时间: 2020-1-4 13:02
    大小: 889.15KB
    上传者: quw431979_163.com
    高速PCB设计指南高速PCB设计指南2002年7月技术说明TN1033序言背板是一个典型电子系统中各模块间进行物理连接的部分,复杂系统依赖于背板上的连线、走线和连接器来处理大量的高速数据流。多个背板模块间的通信受到板上诸如连接器、走线长度、过孔、终端等诸多部件的阻抗、电容、电感参数的影响。对设计一个分布式负载的高性能的背板,一个极为重要的因素是了解如何进行设计来保证良好的信号完整性。本文介绍了几种拓扑连接结构间的基本区别,及在背板设计时所需要考虑的不同因素,尤其是通过背板以点对点的传输线方式进行连接时的关键之处,包括PCB走线的结构、过孔、器件封装以及背板连接器。我们还为设计人员提供了一个PCB设计检查表。我们还进行了一些关于频率方面的讨论并给出一些建议。最后介绍了莱迪思的FPSC产品线和它的高速背板接口,它们通过CML差分接口提供高达3.7Gbps的串行数据流。背板拓扑结构及介绍目前背板设计中主要采用三种不同的系统互连拓扑结构:多对多、一对多、点对点。传统上系统会采用多对多或一对多方式,可以在多个器件间提供高效的互连和通信,如图1。图1:多对多背板结构然而,这种拓扑结构对数据速率有严重影响,每个网络在卡与背板连接的地方会存在T型接口或者叫分枝,这些T型口会导致传输线的不连续性和背板信号路径上的不匹配。因此我们会在卡与背板连接处看到较大的信号反射,这种反射会来回传播较长时间,在高速情况下严重损害信号完整性。……
  • 所需E币: 5
    时间: 2019-12-25 02:49
    大小: 310.75KB
    上传者: 16245458_qq.com
    高速PCB设计心得……
  • 所需E币: 4
    时间: 2019-12-25 02:49
    大小: 171.96KB
    上传者: 978461154_qq
    高速PCB镜像层设计维普资讯http://www.cqvip.com术卷.…・・・・・●●●●●●●●ImagePlanes……
  • 所需E币: 3
    时间: 2020-1-6 14:16
    大小: 100.75KB
    上传者: 二不过三
    如何处理实际布线中的一些理论冲突的问题……
  • 所需E币: 4
    时间: 2020-1-6 14:18
    大小: 160.82KB
    上传者: 二不过三
    专家关于高速线路的布线问题解答……
  • 所需E币: 5
    时间: 2020-1-6 14:57
    大小: 660.58KB
    上传者: 238112554_qq
    高频高速电路板设计指南……
  • 所需E币: 5
    时间: 2020-1-6 14:58
    大小: 1014.67KB
    上传者: quw431979_163.com
    高速电路板设计技术……
  • 所需E币: 4
    时间: 2020-1-6 15:02
    大小: 6.92KB
    上传者: wsu_w_hotmail.com
    高速PCB设计指南第9篇-分区设计……
  • 所需E币: 3
    时间: 2020-1-6 15:02
    大小: 20.74KB
    上传者: 微风DS
    高速PCB设计指南第7篇-PCB互连设计过程中最大程度降低RF效应的基本方法……
  • 所需E币: 3
    时间: 2020-1-6 15:02
    大小: 11.2KB
    上传者: givh79_163.com
    高速PCB设计指南第3篇-高速PCB设计……
  • 所需E币: 4
    时间: 2020-1-6 15:02
    大小: 6.81KB
    上传者: givh79_163.com
    高速PCB设计指南第16篇-实现PCB高效自动布线的设计技巧和要点……
  • 所需E币: 4
    时间: 2020-1-6 15:02
    大小: 13.1KB
    上传者: givh79_163.com
    高速PCB设计指南第15篇-掌握IC封装的特性以达到最佳EMI抑制性能……
  • 所需E币: 5
    时间: 2020-1-6 15:03
    大小: 32.71KB
    上传者: 2iot
    高速PCB设计指南第13篇-信号隔离技术……
  • 所需E币: 4
    时间: 2020-1-2 01:53
    大小: 52.5KB
    上传者: 二不过三
    高速PCB设计指南之八高速PCB设计指南之五第一篇DSP系统的降噪技术随着高速DSP(数字信号处理器)和外设的出现,新产品设计人员面临着电磁干扰(EMI)日益严重的威胁。早期,把发射和干扰问题称之为EMI或RFI(射频干扰)。现在用更确定的词“干扰兼容性”替代。电磁兼容性(EMC)包含系统的发射和敏感度两方面的问题。假若干扰不能完全消除,但也要使干扰减少到最小。如果一个DSP系统符合下面三个条件,则该系统是电磁兼容的。1.对其它系统不产生干扰。2.对其它系统的发射不敏感。3.对系统本身不产生干扰。干扰定义当干扰的能量使接收器处在不希望的状态时引起干扰。干扰的产生不是直接的(通过导体、公共阻抗耦合等)就是间接的(通过串扰或辐射耦合)。电磁干扰的产生是通过导体和通过辐射。很多电磁发射源,如光照、继电器、DC电机和日光灯都可引起干扰。AC电源线、互连电缆、金属电缆和子系统的内部电路也都可能产生辐射或接收到不希望的信号。在高速数字电路中,时钟电路通常是宽带噪声的最大产生源。在快速DSP中,这些电路可产生高达300MHz的谐波失真,在系统中应该把它们去掉。在数字电路中,最容易受影响的是复位线、中断线和控制线。传导性EMI一种最明显而往往被忽略的能引起电路中噪声的路径是经过导体。一条穿过噪声环境的导线可检拾噪声并把噪声送到另外电路引起干扰。设计人员必须避免导线捡拾噪声和在噪声产生引起干扰前,用去耦办法除去噪声。最普通的例子是噪声通过电源线进入电路。若电源本身或连接到电源的其它电路是干扰源,则在电源线进入电路之前必须对其去耦。共阻抗耦合当来自两个不同电路的电流流经一个公共阻抗时就会产生共阻抗耦合。阻抗上的压降由两个电路决定。来自两个电路的地电流流经共地阻抗。电路1的地电位被地电流2调制。噪声信号或DC补偿经共地阻抗从电路2耦合……
  • 所需E币: 0
    时间: 2019-8-1 17:16
    大小: 203.18KB
    基本概念v高速电路定义v电磁干扰(EMI)和电磁兼容(EMC)v信号完整性(signalintegrity)v反射(reflection)v串扰(crosstalk)v过冲(overshoot)和下冲(undershoot)v振荡(ringing)和环绕振荡(rounding)v地弹和回流噪声v阻抗(impedance)v建立时间(settlingtime)v延时(delay)v偏移(skew)
  • 所需E币: 0
    时间: 2019-8-1 15:38
    大小: 1.45MB
    在PCBPCB设计中,布线是完成产品的重要步骤可以说前面准备工作都为它而设计中,在整个在整个PCBPCB中,以布线的设计过程限定最高技巧细、工作量大。中,以布线的设计过程限定最高技巧细、工作量大。
广告