标签: si仿真

  2013年6月27日， 一博 将在成都举办 “高速高密电路设计的挑战与仿真解决方案” 研讨会。 （一博科技拥有全球最大的专业PCB设计团队，专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设 计） 研讨会专注于高速高密电路设计、信号完整性仿真分析(SI)、DFM领域。针对高速高密、DFM、SI展开以下相关专题的讨论： 高性能PCB设计 从同步开关噪声来优化电源设计 高速串行总线设计和仿真详解 直流压降，电热联合仿真，去耦电容优化 我们真诚邀请所有关注电路信号完整性，高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。  

          6月20-22日，中国（成都）电子展将在成都世纪城新国际会展中心如期举行，作为全球最大的高速PCB设计公司， 一博 将率领PCB设计、SI仿真团队出席，并将高达69000Pin的大型通讯板、三阶HDI、任意阶过孔等设计成果展现给大家。     一博 拥有丰富的高速高密设计领域经验，与CADENCE联合编撰的《Cadence印刷电路板设计——Allegro PCB Editor设计指南》，被IPC中国分会主席赞誉为“PCB设计工程师的红宝书”。 展会上一博也将该书的精华展现给大家，欢迎广大新老朋友莅临指导。     一博展位 ： 成都世纪城新国际会展中心  3号馆B14A 14B

     看到有很多人执着于仿真，也有人提到软件仿真与实际不相符的问题，谈谈我自己的一些看法。      很多情况下，一个软件没法搞定所有SI问题。商用软件一般是不会跑错的，尤其是一些经典的软件，经过了多年的工程验证，千锤百炼，没有问题。错的只是软件的用法，不同的软件解决的问题不同，也有一定的适用范围，在他的能力范围内，仿真结果是值得信赖的。一定注意不能让软件做他做不了的事。      仿真和实际不相符还有一个原因，模型问题。有些器件，网上给出的模型有问题。用有问题的模型来仿，结果也一定有问题。模型能不能用，要设计者自己来判断。         另外，仿真的时候要考虑所有的影响因素，软件不可能把所有的因素考虑在内，仿真只是针对某一个问题。怎么处理这些复杂的因素不是软件本身的事，这些应该是设计者的事。怎么灵活应用工具解决实际问题，需要相当深厚的理论功底，这点才是真正考验设计者的地方。一个工程师能力如何，在这个问题上能充分的表现出来。       不能盲目相信网上的一些Design rules，有些是错的，有些适用范围很窄。有些虽然具有一定的普适性，但也只是一个指导方向，不可能给出一个量化指标，但是工程中恰恰需要的是量化的指标。所以很多人都会有这个困惑，遵循了所有的rule，但是没什么太大的效果，原因就在于没有量化的指标，有些问题差一点点结果就会差很多，搞微波电路的人最清楚这个问题。       SI设计是个很个性化的活，每一个设计都可能不一样。       SI问题很复杂，涉及的因素很多，具体工程设计中，要分清哪些是致命的因素，哪些是很重要的，哪些是有影响但是影响有限的，关注并解决主要问题，而不是把精力分散到所有问题上，这是工程设计的关键。很多人花了很大的精力去解决一些细枝末节的问题，而忽略了最重要的影响因素，导致设计失败，归根结底，其原因在于目标错了而自己还不知道。一句老话：擒贼先擒王！       SI设计是一个系统工程，不是一两个措施就能搞定的。      仿真软件对SI设计非常非常重要，但最重要的却不是软件，而是设计者头脑中的知识。       ****是经典的武器，但是他所能做的也只是射出**。*本身并不能分清敌我，*口指向敌人，可能赢得胜利，指向自己人就会造成灾难。关键还在于拿*的人。

设计简介 Memory部分的电路板设计在系统设计中占有重要的地位，目前Memory速度被一再提升，DDR3的速度已经高达1600Mbps，数据脉冲宽度只有625ps，对信号的质量和时序都提出了更高的要求，同时也增加PCB设计需要考量的参数。   线路板设计参数 该线路板设计采用Memory Down结构，一共4片SDRAM，设计速率1600Mbps，设计的走线阻抗控制，线宽线距以及等长要求可以由SI仿真评估确定。   1.等长分组处理   DDR设计采用分组等长的策略，分组可以更好的控制时序要求，简化pcb layout难度，在pcb布线允许的情况下，也常常采用一起走做等长的处理方法，结果是一致的。     2.SI仿真需要的DC,AC及时序参数   下图展示的DDR3 SDRAM在SI仿真处理中所需要的部门时序参数，DDR3部门的时序分析涉及参数较多，在高速度下，可以用于时序余量计算的时间余量很有限，所以每个参数都要慎重考虑。   3.时序计算参考   DDR3在满足信号质量的前提下，还必须满足时序要求。DDR3采用的是源同步系统，在工作时必须保证(DQ, DQS, Clock)、(Address/Command,Clock)、(Control,Clock)之间的时序关系，DDR3的时序余量分析是前期设计中很重要的一部分。 项目挑战 Memory高速电路板设计速度较高，客户在所有的信号线上都添加了终结匹配电阻，由于板子区域有限，匹配电阻无法放到有效地区域(靠近驱动端)，而且大大的增长了PCB布线的长度，0.4mm BGA管脚间距的PCB设计和生产加工难度很大。通过SI仿真评估，建议客户拿掉DQ31:0上的所有匹配电阻，Wrtie时使用 DDR3的odt功能做信号匹配，Read时通过调节DDR3的输出阻抗，做到自匹配，从而不仅有效的解决了线路板布线的难度，走线变短，同时也提升了整体信号的质量。 客户反馈 目前此板 PCB设计、PCB制板、器件采购、PCBA贴片一次性成功。 优化建议 在SDRAM的clock pin处添加终结电阻，改善Clock的信号质量。 SI仿真展示 1.pcb layout布局图   2. address Group eyes     3.Control Group eyes     4.DQ Write eyes     5. DQ Read eyes     6.DQS Write eyes       7.DQS Read eyes     本文转自汉普，更多pcb设计，si仿真内容： http://www.hampoo.com/cases/caseview/95

自2003年成立以来，一直专注于为网络通信、工控、医疗、航空航天、军工、IC ATE测试平台、计算机服务器、汽车电子、便携设备、手机板设计等领域的全球超过3000家客户，比如Intel、GE、爱立信、Freescale、 Netlogic、华为等提供高质量PCB设计和生产一站式服务。 专业PCB设计人员达130多人，服务范围包括IBIS仿真、SPICE仿真、电路板设计、PCB布线、高速背板设计、ATE PCB设计、原理图库和PCB库、PCB样品、中小批量生产等。汉普特别在高频PCB、高速PCB、PCB信号完整性仿真分析、数模A/D混合电路板设计等领域具有丰富的仿真和PCB设计经验，我们的经验还涉及PCI、CPCI、PCI-EXPRESS、ATCA、XAUI、 SATASATAII 、DDRDDRII SDRAM 800M、DDR3 1333M 1666M、TI DSP系列、MCU、ARM7ARM9系列、可编程逻辑、 DLP-RAMBUS RLDRAM、开关电源设计（Switch Power Supply）、高速背板等最高达40层的PCB多层电路板设计，10Gbps高速差分信号传输达30Inches一次仿真、设计、生产成功。 pcb设计 汉普 http://www.hampoo.com/service/pcb_design