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    2018-3-21 09:10
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    PCB设计的十个为什么
    1、在做pcb板的时候,为了减小干扰,地线是否应该构成闭和形式? 在做PCB板的时候 ,一般来讲都要减小回路面积,以便减少干扰,布地线的时候,也不 应布成闭合形式,而是布成树枝状较好,还有就是要尽可能增大地的面积。 2、如果仿真器用一个电源,pcb板用一个电源,这两个电源的地是否应该连在一起? 如果可以采用分离电源当然较好,因为如此电源间不易产生干扰,但大部分设备是有具体要求的。既然仿真器和 PCB板用的是两个电源,按我的想法是不该将其共地的。 3、“机构的防护”是不是机壳的防护? 是的。机壳要尽量严密,少用或不用导电材料,尽可能接地。 4、在芯片选择的时候是否也需要考虑芯片本身的esd问题? 不论是双层板还是多层板,都应尽量增大地的面积。在选择芯片时要考虑芯片本身的 ESD特性,这些在芯片说明中一般都有提到,而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意,考虑的全面一点,做出电路板的性能也会得到一定的保证。但ESD的问题仍然可能出现,因此机构的防护对ESD的防护也是相当重要的。 5、一个电路由几块pcb板构成,他们是否应该共地? 一个电路由几块 PCB构成,多半是要求共地的,因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件,可以用不同电源当然干扰会小些。 6、PCB设计中 ,如何避免串扰? 变化的信号(例如阶跃信号)沿传输线由 A到B传播,传输线C-D上会产生耦合信号,变化的信号一旦结束也就是信号恢复到稳定的直流电平时,耦合信号也就不存在了,因此串扰仅发生在信号跳变的过程当中,并且信号沿的变化(转换率)越快,产生的串扰也就越大。(迈威科技高速PCB设计培训开班了!一线工程师讲师手把手教授,帮助学员从零开始快速学习Cadence ORCAD/Allegro 设计基础技能)空间中耦合的电磁场可以提取为无数耦合电容和耦合电感的集合,其中由耦合电容产生的串扰信号在受害网络上可以分成前向串扰和反向串扰Sc,这个两个信号极性相同;由耦合电感产生的串扰信号也分成前向串扰和反向串扰SL,这两个信号极性相反。耦合电感电容产生的前向串扰和反向串扰同时存在,并且大小几乎相等,这样,在受害网络上的前向串扰信号由于极性相反,相互抵消,反向串扰极性相同,叠加增强。 串扰分析的模式通常包括默认模式,三态模式和最坏情况模式分析。默认模式类似我们实际对串扰测试的方式,即侵害网络驱动器由翻转信号驱动,受害网络驱动器保持初始状态(高电平或低电平),然后计算串扰值。这种方式对于单向信号的串扰分析比较有效。三态模式是指侵害网络驱动器由翻转信号驱动,受害的网络的三态终端置为高阻状态,来检测串扰大小。这种方式对双向或复杂拓朴网络比较有效。最坏情况分析是指将受害网络的驱动器保持初始状态,仿真器计算所有默认侵害网络对每一个受害网络的串扰的总和。这种方式一般只对个别关键网络进行分析,因为要计算的组合太多,仿真速度比较慢。 7、PCB在出厂时如何检查是否达到了设计工艺要求? 很多 PCB厂家在PCB加工完成出厂前,都要经过加电的网络通断测试,以确保所有联线正确。同时,越来越多的厂家也采用x光测试,检查蚀刻或层压时的一些故障。 对于贴片加工后的成品板,一般采用 ICT测试检查,这需要在PCB设计时添加ICT测试点。如果出现问题,也可以通过一种特殊的X光检查设备排除是否加工原因造成故障。 8、设计一个手持产品,带LCD,外壳为金属。测试ESD时,无法通过ICE-1000-4-2的测试,CONTACT只能通过1100V,AIR可以通过6000V。ESD耦合测试时,水平只能可以通过3000V,垂直可以通过4000V测试。CPU主频为33MHZ。有什么方法可以通过ESD测试? 手持产品又是金属外壳, ESD的问题一定比较明显,LCD也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质,则建议在机构内部加上防电材料,加强PCB的地,同时想办法让LCD接地。当然,如何操作要看具体情况。 9、设计一个含有DSP,PLD的系统,该从那些方面考虑ESD? 就一般的系统来讲,主要应考虑人体直接接触的部分,在电路上以及机构上进行适当的保护。至于 ESD会对系统造成多大的影响,那还要依不同情况而定。干燥的环境下,ESD现象会比较严重,较敏感精细的系统,ESD的影响也会相对明显。虽然大的系统有时ESD影响并不明显,但设计时还是要多加注意,尽量防患于未然。 1 0、在一块12层PCb板上,有三个电源层2.2v,3.3v,5v,将三个电源各作在一层,地线该如何处理? 一般说来,三个电源分别做在三层,对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素,而仿真软件一般都忽略了它。 对于电源层和地层,对高频信号来说都是等效的。在实际中,除了考虑信号质量外,电源平面耦合 (利用相邻地平面降低电源平面交流阻抗),层叠对称,都是需要考虑的因素。
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    2018-3-20 09:31
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    1、如果仿真器用一个电源,pcb板用一个电源,这两个电源的地是否应该连在一起? 如果可以采用分离电源当然较好,因为如此电源间不易产生干扰,但大部分设备是有具体要求的。既然仿真器和 PCB板用的是两个电源,按我的想法是不该将其共地的。 2、PCB在出厂时如何检查是否达到了设计工艺要求? 很多 PCB厂家在PCB加工完成出厂前,都要经过加电的网络通断测试,以确保所有联线正确。同时,越来越多的厂家也采用x光测试,检查蚀刻或层压时的一些故障。 对于贴片加工后的成品板,一般采用 ICT测试检查,这需要在PCB设计时添加ICT测试点。如果出现问题,也可以通过一种特殊的X光检查设备排除是否加工原因造成故障。 3、在一块12层PCb板上,有三个电源层2.2v,3.3v,5v,将三个电源各作在一层,地线该如何处理? 一般说来,三个电源分别做在三层,对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素,而仿真软件一般都忽略了它。 对于电源层和地层,对高频信号来说都是等效的。在实际中,除了考虑信号质量外,电源平面耦合 (利用相邻地平面降低电源平面交流阻抗),层叠对称,都是需要考虑的因素。 4、PCB设计中,如何避免串扰? 变化的信号(例如阶跃信号)沿传输线由 A到B传播,传输线C-D上会产生耦合信号,变化的信号一旦结束也就是信号恢复到稳定的直流电平时,耦合信号也就不存在了,因此串扰仅发生在信号跳变的过程当中,并且信号沿的变化(转换率)越快,产生的串扰也就越大。空间中耦合的电磁场可以提取为无数耦合电容和耦合电感的集合,其中由耦合电容产生的串扰信号在受害网络上可以分成前向串扰和反向串扰Sc,这个两个信号极性相同;由耦合电感产生的串扰信号也分成前向串扰和反向串扰SL,这两个信号极性相反。耦合电感电容产生的前向串扰和反向串扰同时存在,并且大小几乎相等,这样,在受害网络上的前向串扰信号由于极性相反,相互抵消,反向串扰极性相同,叠加增强。 串扰分析的模式通常包括默认模式,三态模式和最坏情况模式分析。默认模式类似我们实际对串扰测试的方式,即侵害网络驱动器由翻转信号驱动,受害网络驱动器保持初始状态(高电平或低电平),然后计算串扰值。这种方式对于单向信号的串扰分析比较有效。三态模式是指侵害网络驱动器由翻转信号驱动,受害的网络的三态终端置为高阻状态,来检测串扰大小。这种方式对双向或复杂拓朴网络比较有效。最坏情况分析是指将受害网络的驱动器保持初始状态,仿真器计算所有默认侵害网络对每一个受害网络的串扰的总和。这种方式一般只对个别关键网络进行分析,因为要计算的组合太多,仿真速度比较慢。 5、“机构的防护”是不是机壳的防护? 是的。机壳要尽量严密,少用或不用导电材料,尽可能接地。 6、一个电路由几块pcb板构成,他们是否应该共地? 一个电路由几块 PCB构成,多半是要求共地的,因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件,可以用不同电源当然干扰会小些。 7、设计一个含有DSP,PLD的系统,该从那些方面考虑ESD? 就一般的系统来讲,主要应考虑人体直接接触的部分,在电路上以及机构上进行适当的保护。至于 ESD会对系统造成多大的影响,那还要依不同情况而定。干燥的环境下,ESD现象会比较严重,较敏感精细的系统,ESD的影响也会相对明显。虽然大的系统有时ESD影响并不明显,但设计时还是要多加注意,尽量防患于未然。 8、在芯片选择的时候是否也需要考虑芯片本身的esd问题? 不论是双层板还是多层板,都应尽量增大地的面积。在选择芯片时要考虑芯片本身的 ESD特性,这些在芯片说明中一般都有提到,而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意,考虑的全面一点,做出电路板的性能也会得到一定的保证。但ESD的问题仍然可能出现,因此机构的防护对ESD的防护也是相当重要的。 9、在做pcb板的时候,为了减小干扰,地线是否应该构成闭和形式? 在做 PCB板的时候,一般来讲都要减小回路面积,以便减少干扰,布地线的时候,也不 应布成闭合形式,而是布成树枝状较好,还有就是要尽可能增大地的面积。 1 0、设计一个手持产品,带LCD,外壳为金属。测试ESD时,无法通过ICE-1000-4-2的测试,CONTACT只能通过1100V,AIR可以通过6000V。ESD耦合测试时,水平只能可以通过3000V,垂直可以通过4000V测试。CPU主频为33MHZ。有什么方法可以通过ESD测试? 手持产品又是金属外壳, ESD的问题一定比较明显,LCD也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质,则建议在机构内部加上防电材料,加强PCB的地,同时想办法让LCD接地。当然,如何操作要看具体情况
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    2016-4-6 10:28
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    1.2.5 射频电缆 除了一些特殊应用外,比如高频天线馈线可能使用平衡线,射频信号传输用电缆几乎总是同轴电缆。同轴电缆的突出属性是信号沿着电缆传播产生的磁场被限制在电缆内部(图1.21),与外部环境的交互因此保持在最小程度。 图1.21 同轴电缆 图中文字从左至右:护套,屏蔽或外层导体,电介质,内部导体,磁场被限制在外层导体之内。 另外一个有用的属性是同轴电缆的特征阻抗很容易定义和保持。对射频应用来说这点很重要,因为在这些应用中电缆长度一般都会超过传输信号波长。1.3小节将讨论传输线的一般属性——其中同轴是一种特殊类型。通常在同轴参数规格中见到的参数有: ● 特征阻抗(Zo):通用标准是50Ω,这个值可以在机械属性和电路易用性方面取得很好的平衡。75Ω和93Ω标准常见于视频和数据系统。任何其它阻抗必须被认为是特殊类型阻抗。 ● 电介质材料。电介质材料会影响到电缆的各种属性,包括Zo、衰减、电压处理、物理属性和温度范围。固体聚乙烯或聚乙烯是标准材料。蜂窝状聚乙烯的部分电介质绝缘性能由空气间隙提供,因此可以提供较轻的重量和较小的衰减损耗,但比固体材料更容易产生物理变形。这两种材料的额定工作温度是85℃。聚四氟乙烯(PTFE)材料适用于更高温度(200℃)和更低损耗的应用,但价格要贵得多。 ● 导体材料。普遍用的是铜。有时也用电镀银,它能通过趋肤效应增强高频传导性,或将铜电镀到钢绞线上以增强强度。内部导体可以是单股或多股线。当电缆有柔韧性要求时,最好使用多股线。外部导体一般是铜编带,同样也是为了柔韧性。编带覆盖程度影响高频衰减和屏蔽效果。对于不要求柔韧性的特殊应用来说,可以使用坚硬的外部导体。 ● 额定电压。较厚的电缆通常具有较高的额定电压和较小的衰减。你不能轻易地将额定电压与功率处理能力联系在一起,除非电缆与其特征阻抗相匹配。如果电缆不匹配,会产生电压驻波,进而在电缆沿线的一些特殊位置产生峰值电压,这个值比从功率/阻抗关系推导出的值要高。 ● 衰减。电介质和导体的损耗特性导致衰减随频率和距离增加而增加,因此衰减数据一般提供离散频率点每10米的值,你可以从中找到你的工作频率点的衰减值。电缆损耗很容易让你抓狂,尤其是当你使用长电缆传输宽带宽信号、又忘了在末端放出额外几个dB的损耗余量时。 目前市场上的同轴电缆分成两种标准:针对RG/U(无线电政府,通用型)的美国MIL-C-17标准和针对UR-M(Uniradio)系列的英国BS 2316标准。国际标准是IEC 60096。表1.8给出了一些普通50Ω电缆的比较数据。 一句话警告:永远不要混淆带屏蔽层的音频电缆和射频同轴电缆。它们的编带和电介质材料有很大的区别,音频电缆的Zo是不确定的,高频时的衰减非常大。如果你试图用它来馈送射频信号,那么你在电缆末端是接收不到多少信号的!另一方面,射频同轴电缆可以用来承载音频信号。 《电子技术设计》网站版权所有,谢绝转载 1.2.6 双绞线 应该对双绞线给予特殊关照,因为它在减小磁性和电容干扰耦合方面特别有效方便。将两根线绞合在一起可以确保电容的均匀分布。到地的电容和到外部源的电容是平衡的。这意味着共模电容耦合也是平衡的,因此可以实现很高的共模抑制。 图1.22对双绞线和非双绞线(直线对)进行了比较,但需要注意的是,如果你的问题已经是共模电容耦合,那么将线绞起来是没有什么帮助的。要解决这个问题,你需要采用屏蔽技术。 图1.22:双绞线的优点。 图中文字从上至下:连续的半绞合可以抵消磁场感应,平衡的到地电容,双绞线,磁场感应不能被抵消,不平衡的到地电容,直线 绞给方法在减少低频电磁耦合方面最有用,因为它能将磁环面积减小到几乎为零。每个半绞合都会反转感应方向,因此假设外部磁场是均匀的,那么两个连续的半绞合会抵消线缆与磁场的交互作用。 有效的环路耦合现在被减小到线缆对两端的小块面积上,加上由于磁场的不均匀性和线缆绞合的不规则性引起的少量残余交互。假设终端面积包含在磁场中,那么单位长度内的绞合数量就不重要了:通常每英尺约8-16圈(每米26至50圈)。图1.23对22-AWG双绞线与间隔为0.032英寸的22-AWG并行线的磁场衰减与频率关系进行了比较。 图1.23 双绞线的磁场衰减。(数据来源:R.B.Cowdell在1979年IEEE EMC专题论文集第183页发表的文章“探索双绞线的秘密”) 将一对线绞合在一起的另外一个优势是支持完全可再现的特征阻抗。当与整体屏蔽结合在一起时可以减少共模电容耦合,这样的电缆非常适合高速数据通信,因为它既能减少辐射噪声,也能最大限度地减小感应干扰。 1.2.7 串扰 当同一条电缆束内有1个以上的信号要传输任何距离时,导线之间的互相耦合将使得一个信号的一部分馈送至另一个信号,反之亦然。这种现象被称为串扰。严格地讲,串扰不仅是一种电缆现象,而且是指名义上非耦合信道之间的任何有害的交互作用。这种耦合可能是电容主导,也可能是电感主导,或者是由于传输线现象造成的。 当电缆可以被看作是集总元件时(与之相反,高频时必须被看作是传输线),其低频至中频电容耦合的等效电路如图1.24所示。 图1.24: 串扰等效电路。 图中文字从上至下:电缆长度D,电缆电容Cc,针对电路1耦合进电路2的情况,串扰电压 在电容耦合阻抗远低于电路阻抗这种最坏情况下,串扰电压仅取决于电路阻抗的比值。 《电子技术设计》网站版权所有,谢绝转载 数字串扰 串扰在电信和音频领域是众所周知的,例如本来分开的语音通道在一起传送、一个通道串进另一个通道时,或者高频时分开的立体声通道又被组合在一起时。虽然数字化数据初看起来是不受串扰影响的,但事实上它对数据完整性也是一种严重的威胁。电容耦合对快速边沿几乎是透明的,结果是与时钟同步的数据特别容易受到破坏,如图1.25所示。如果逻辑噪声抗扰性能较差,可能导致严重的错误时钟。一些实际例子(见图1.25)展示了问题的实质。 图1.25:数字串扰效应。 图中文字从上至下:信号A,串扰耦合,时钟B,受破坏的时钟B (a) 源和负载阻抗都为10kΩ的两个音频电路使用2米长的多芯电缆传输信号,导体间的电容为150pF/m。此时在10kHz时的串扰比是多少呢? 耦合电容CC等于2m x 150pF/m=300pF。10kHz时的阻抗为53kΩ。 每种情况下串扰电路中的源和负载阻抗为10K//10K=5kΩ。 因此串扰等于: 5 K/(5 K + 5 K + 53 K) = 22 dB:这在任何情况下都是不可接受的!如果输出驱动阻抗从10kΩ减小到50Ω,那么串扰变为49/(49 + 49 + 53 K) = 60 dB:,这对许多应用来说都是可以接受的,虽然对Hi-Fi来说还是不可接受。 (b)两条EIA-232(RS-232)串行数据线采用了16米长的数据电缆(不是单独的双绞线),其芯/芯电容为108pF/m。发送器和接收器符合EIA-232规范,即具有300Ω输出阻抗、5kΩ输入阻抗、±10V摆幅和30 V/μs上升时间。那么由于某个电路引起而在另外一个电路上产生的干扰尖峰幅度有多大呢? 这里的耦合电容是16 × 108 pF = 1728 pF。 来自具有恒定dV/dt的斜坡电压、经t秒后在RC电路中流动的电流I = C × dV/dt (1 - exp )。在我们这个例子中,dV/dt=30 V/μs持续0.66 μs,电路电阻为567Ω,此时的电流为25mA。转换成阻值为(300//5 K//5 K)的负载电阻上的峰值电压为:25 × 10–3 × 267 = 6.8 V。这正是EIA-232不适合长距离和高数据速率的一个原因! 串扰可以有许多解决策略,从上述例子中可知一二。这些策略是: ● 减小电路的源和/或负载阻抗。理想情况下,侵害电路的源阻抗应该高,受害电路的源阻抗应该低。在耦合大小一定的情况下,低阻抗要求更高的电容。 ● 减小交互耦合电容。使用更短的电缆,或选择单位长度具有更低芯到芯电容的电缆。需要注意的是,对于快速或高频信号来说,这样解决不了任何问题,因为耦合电容的阻抗小于电路阻抗。如果你使用带状电缆,牺牲一些空间,将每根信号线之间的导线连到地;另外一种方法是采用具有完整地层的带状电缆。最好的方法是每个电路使用单独的屏蔽层。屏蔽层必须接地,否则这种方法不会给你带来任何好处。 ● 将信号电路带宽减小到系统的数据速率或频率响应要求的最小值。从上面的(b)可以看出,耦合效应直接取决于侵害信号的上升时间。较慢的上升时间意味着较小的串扰。如果增加一个与输入负载电阻(图1.24中的RL2)并联的电容,与芯到芯电容形成分压器,同样可以减小高频噪声的输入阻抗。 ● 使用差分传输。串扰的可怕是高数据速率时差分数据标准(如EIA-422(RS-422))和其它更新标准流行的主要原因。使用对线时没有必要减小耦合电容,但此时的串扰是以共模方式注入的,因此可以受益于输入缓冲器的共模抑制功能。抑制程度的限制因素是每半对线耦合电容的不平衡。这正是建议差分数据传输使用双绞线电缆的原因。 《电子技术设计》网站版权所有,谢绝转载
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    2014-3-10 10:41
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    作者:一博科技SI工程师陈德恒 3. 仿真实例      在ADS软件中构建如下电路:                                                                       图2       图2为微带线的近端串扰仿真图,经过Allegro中的Transmission line Calculators软件对其叠板结构与线宽进行测试使其传输线的的特征阻抗为50ohm(见图3),并在在信号驱动侧串联50ohm的电阻消除源端反射,在负载端(信号接收端)用3000ohm来表征其高输入阻抗的特性。                                  微带线线宽为6mil,电解质常数为4.2,介质高度为3.5mil。                                                                            图3                                                                            图4       图4为带状线的近端串扰仿真图,经过Allegro中的Transmission line Calculators软件对其叠板结构与线宽进行测试使其传输线的的特征阻抗为50ohm(见图5),并在在信号驱动侧串联50ohm的电阻消除源端反射,在负载端(信号接收端)用3000ohm来表征其高输入阻抗的特性。                                  带状线线宽为6mil,电解质常数为4.2,与两侧间距同为8mil。                                                                       图5                                                               图6       图6中四个电路分别为微带线的近端串扰,微带线的远端串扰,带状线的近端串扰,带状线的远端串扰。红色为攻击线上信号,蓝色为静态线串扰。我们将线长定为2000mil,上升时间为RT (RT为信号从vlow-vhigh跳变20%-80%的时间,单位ns,整个vlow-vhigh跳变时间Rise=2.25*RT,本文中vlow=0V vhigh=1V),线宽都为6mil,线间距为12mil,满足3W原则。图7为当RT=0.3ns 各个电路的串扰图形。攻击线1V的驱动信号,受害线中微带线最大近端串扰为11mv,微带线最大远端串扰为12mv,带状线最大近端串扰为20mv,带状线最大远端串扰为20mv。                                                                   图7      我们以RT为变量,从RT=0.1ns到RT=1ns对电路进行仿真。结果如图8:                                                                  图8       Xtalk_m_n为微带线的近端串扰与输出电压的比值的最大值,Xtalk_m_f为微带线的远端串扰与输出电压的比值的最大值,Xtalk_s_n为带状线的近端串扰与输出电压的比值的最大值,Xtalk_s_f为带状线的近端串扰与输出电压的比值的最大值,其中带状线的串扰较大,但是当上升时间为0.1nsec时串扰最大也不超过2.5%,说明3W原则的实用性。      现在我们将其线宽不变,线距变成6mil,不满足3W规则,同样我们以RT为变量,从RT=0.1ns到RT=1ns对电路进行仿真。结果如图9:      图9        从图上看出传输线上的串扰明显变大,但上升时间在1nsec时串扰同样低于3%。        传输线上的串扰不止跟上升时间与线间距有关系,与线长同样有关系。我们让RT=0.3ns,线宽为6mil,线距同样为6mil,以线长为L mil,以L为变量,从L=1000mil到L=3000mil对其仿真,结果如下(图10):          图10        由图10可知传输线的长度对信号的串扰影响也是非常大的,并且有饱和现象。        图11        图11为RT=0.3ns,L=2000mil,线间距从3mil变化至12mil时串扰的变化。 4. 结论      在实际的工程操作中,高速信号线一般很难调节其信号的上升时间,为了减少串扰,我们应该尽量满足3W原则,当然如果能约束布线的长度,很多时候会更容易满足信号完整性的要求。以下的结论基于源端匹配比较好,接收端阻抗较大的情况。      1.带状线在线宽与线距相等时,饱和时串扰率约为7%。      2.微带线在线宽与间距相等时,饱和时串扰率约为4%。      3.两线之间中心距变成x倍,串扰率变成1⁄x^2 。      4.饱和长度约为RT*v。在饱和长度之前,有(串扰率)/(饱和时串扰率)=(耦合长度L)/(RT*v)。      5.同组信号的串扰叠加在上升/下降沿上,影响较小。不同组信号的串扰可能造成信号的振铃等,影响较大。      6.时钟信号对串扰较为敏感,高速串行信号的时钟通常合并在信号中一起发送,串扰引起的抖动对接收的信号影响非常大,要特别注意。      以上的结论为一个量化估值,具体情况需要具体分析,不同信号对于串扰的敏感程度不一样,实际的上升时间也需要根据模型来定,除了靠经验之外,仿真也能帮助我们更精确的判断串扰。     相关文章: PCB设计与串扰-真实世界的串扰(上)  
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    2014-3-3 09:48
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    作者:一博科技SI工程师陈德恒   摘要:      随着电子设计领域的高速发展,产品越来越小,速率越来越高,信号完整性越来越成为一个硬件工程师需要考虑的问题。串扰,阻抗匹配等词汇也成为了硬件工程师的口头禅。电路板尺寸变小,成本要求提高,电路板层数变少,使得布线密度越来越大,串扰的问题也就越发严重。本文从3W规则,串扰理论,仿真验证几个方面对真实世界中的串扰控制进行量化分析。 关键词:      3W,串扰理论,仿真验证,量化分析 引言:      信号频率升高,上升沿越来越陡,电路板尺寸越来越小,成本要求越来越高,是当今电子设计的趋势。尤其在消费类电子产品上,基本都是四层或者六层板,除去必要的电源地平面,其他层密密麻麻全走着信号。串扰也成为了一个最常见的问题。串扰的危害巨大,直接影响着信号是否能够正确的接收。对于串扰,业内通常有3W规则的说法,只要走线没有达到3W,就会引起一些硬件工程师的恐慌。是否一定要3W?如何去尽量的避免串扰?对串扰有一个量化的概念将会让我们的设计更加有把握。 1.  3W规则      在PCB设计中为了减少线间串扰,应保证线间距足够大,当线中心间距不少于3倍线宽时,则可保持大部分电场不互相干扰,这就是3W规则。如(图1)所示。                                                                         图1      3W规则只是一个笼统的规则,在实际的PCB设计中,若死板地按照3W规则来设计会导致成本的增加。      无法满足3W规则时,可以通过对串扰的量化的理解,来改变一些其他的参数保持信号完整性。 2.  串扰理论      当信号沿传输线传播时,信号路径和返回路径之间将产生电力线;围绕在信号路径和返回路径周围也有磁力线圈。这些场并不是被封闭在信号路径和返回路径之间的空间内。相反,它们会延伸到周围的空间。我们把这些延伸出去的场称为边缘场。这些边缘场将会通过互容与互感转化为另一条线上的能量。而串扰的本质,其实就是传输线之间的互容与互感。 2.1 容性耦合     容性耦合示意图如下(图2):                                                                       图2      容性耦合电流为:                                                                       式1      其中Cm为一个上升沿所覆盖的传输线长度的电感,V为信号幅值。                                         式2      其中Cml为分布电容(单位长度电容),v为传输速度,RT为上升时间。                         式3 2.2 感性耦合     感性耦合示意图如下(图3):                                                                图3      感性耦合电压为:                               式4 2.3 近端串扰与远端串扰      由静态线耦合到动态线上的串扰分成两部分,一部分往与信号方向相同,传至接收端方向,我们把它叫做远端串扰或者前向串扰。另一部分与信号方向相反,传至发送端方向,我们把它叫做近端串扰或者后向串扰。      如下图(图4)所示:                                                                    图4      后向串扰幅值不增加,持续时间随着耦合长度增加而增加。前向串扰时间与信号同时传播,幅度随着耦合长度增加而增加,最终达到饱和。 2.4 饱和时间      当一个完整的上升(下降)延完成时,近端串扰饱和。近端串扰饱和时间为信号的上升时间RT,所以近端串扰饱和长度为RT*v。      理想条件下,微带线的远端串扰在幅值达到信号幅值的1/2时饱和。带状线没有远端串扰。      这个RT*V大概是个什么样的概念呢?我们知道,在普通的FR4材料中,我们的V大约为6in/ns。通常我们DDR3跑1066Gbp/s信号的上升时间在0.1ns左右(可以根据上升时间等于十分之一的信号周期来估算信号的上升时间)。也就是说,当耦合长度达到600mil时,噪声才会饱和。在实际走线中,由于一些容性因素,会将上升时间拉的更长。在耦合长度达到饱和长度之前,噪声大小与耦合长度成正比。继续以DDR3,1066Gbp/s的信号为例,若达到饱和长度时的噪声为80mV,则在300mil时的耦合噪声为40mV。 2.5 串扰与阻抗      我们通常控制阻抗的方法是改变走线与参考平面之间的距离,或者调整线宽。若线间距与线宽比例保持不变的话。有一个很有趣的事实,为了控制阻抗,我们如果减小了走线与参考平面之间的距离的话,必须同时减小线宽。减小与平面之间的间距串扰将减小,而减小线宽串扰将增加。不管层叠线宽介电常数如何调整,串扰和阻抗正相关。阻抗变小,串扰也变小,阻抗变大串扰也将变大。      本文所有的量化数据全部基于阻抗为50ohms时的仿真,并且在任何时候,只要阻抗不变,串扰都可以通过这些数据去做出估值。
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