标签: pcb设计技巧

高速信号PCB布线要注意避免信号回流路径不连续，造成信号环路增大，产生EMI超标及串扰问题。 我们知道，电子电路总是需要形成一个闭环回路的。对于PCB上的高速信号传输线来说，其信号的回流路径总是趋向于阻抗最小的回流路径，即传输线对应的参考平面。   高速信号回流路径   如果高速信号回流路径被被打断，如遇到分隔槽（slot），则会使的信号回流环路变大，造成信号完整性问题。   高速信号回流路径 所以我们在layout时，要注意保持高速传输线对应的参考平面保持连续。如果遇到是在没法避免的跨分割的问题，可以在跨分割的地方跨接电容或RC串联构成的高通滤波器，来为信号回流通路架桥（靠  这样都行 真是黑科技 www.mr-wu.cn）。   跨接0欧电阻为高速信号回流路径搭桥     用 微信  OR  支付宝  扫描二维码 为老wu  打个赏 金额随意 快来“打”我呀～   原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  高速信号PCB布线要注意避免信号回流路径不连续造成信号完整性问题 http://www.mr-wu.cn/high-speed-digital-signal-layout-avoid-gap-in-return-path/

对于物联网、智能硬件的layout总少不了要面对RF 天线部分的设计，RF天线部分中少不了要预留π型匹配电路，以便对RF天线性能的调节。   RF设计天线π型匹配电路   π型匹配除了要选择合适的电感、电容值之外，layout的设计对性能的影响也是非常关键的。下边列举一下RF π型匹配电路的layout注意事项。 RF π型匹配电路，其电容及电感的布局需要尽量的靠近     RF π型匹配电路要避免出现stub       用 微信  OR  支付宝  扫描二维码 为老wu  打个赏 金额随意 快来“打”我呀～   原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  RF设计天线 PI型匹配layout注意事项–物联网设计小技巧 http://www.mr-wu.cn/optimum-layout-of-rf-pi-type-matching-circuit/

物联网应用中关于pcb的设计肯定少不了RF 天线设计这一块，像可穿戴设备，智能家居，物联网无线监测节点。这时就要避免元器件的丝印覆盖到RF PCB天线上，丝印印油的介电常数与空气是不同的，其覆盖到RF天线上后，肯定会对天线的特性阻抗造成影响，虽然这个影响对于SUB 1G, 2.4G  5G wifi，这种频率，影响还不算太大，但本着精益求精的原则，依然要求layout时要避免丝印覆盖到天线上面。   丝印对RF天线馈线的影响   用 微信  OR  支付宝  扫描二维码 为老wu  打个赏 金额随意 快来“打”我呀～   原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  RF设计避免丝印覆盖到天线馈线–物联网设计小技巧 http://www.mr-wu.cn/silkcreen-affects-the-rf-antenna-with-impedance/

PCB上的丝印是非常常见的，PCB上的丝印具有许多辅助性功能，例如：指示PCB的产品型号，制板日期，防火等级等，还有一些接口、跳线的标注等等不一而足。 对于非高密度板，我们习惯用丝印标出元器件的外框，第一脚位等等信息，以方便我们手动焊接或者维修时进行识别。   PCB上的丝印   高密度PCB无丝印   但是，如果你打算在SMT元器件的下边绘制丝印，那你得注意啦，如果像SOIC这类的元器件，为了避免丝印占用额外的布局空间，我们会在SOIC器件下方画出器件的边框并标注器件的方向，这样做并没有问题，但是如果是类似QFN这样的扁平无引脚器件封装，其元器件下方就不能够出现丝印框。 因为丝印即使再细小，它也是有高度的，丝印的高度加上阻焊绿油层的高度，有可能会造成QFN这类的扁平无引脚器件封装在SMT焊接上与锡膏接触不良，造成虚焊现象。如下图所示 丝印造成焊接不良   我们还习惯在表贴无源器件下方进行丝印标注，如贴片电容， 贴片电阻 ，贴片二极管等，我们除了会画出这些表贴元器件的边框外，我们还习惯在元器件下方画出标识，以区分 贴片电容还是贴片电阻或者是贴片二极管   像这类别贴元器件，如果尺寸小于0603的，就不建议在在器件下方标注丝印啦，一来丝印的高度会影响焊接质量，二来丝印的印刷存在位移偏差，容易造成丝印上焊盘，进一步影响焊接质量。   用 微信  OR  支付宝  扫描二维码 为老wu  打个赏 金额随意 快来“打”我呀～ 原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:  在SMT元器件下方画PCB封装丝印的注意事项 http://www.mr-wu.cn/silkscreen-underneath-smt-components/

初次接觸高速訊號或DDR設計的人，可以找到一些在談走線繞等長的 舊資料(當中不乏過去大廠的design guide)，但近幾年一些DDRII(或更快)的design rule，漸漸改以定義setup time, hold time budget with jitter取代length-matching routing rule，並且改以強調對時序圖的理解與使用模擬(margin predict)的重要性。簡單說：rule就是不管你怎麼layout設計，但你時序要滿足規格(timing margin)，或傳輸線的損耗要在規格內(S-parameter)。 我們在評估不同group之間的走線等長要求，或同一個group內的走線等長要求，必須就時序的角度來考慮。一般特性阻抗50 ohm的microstrip於1000mils的傳遞時間大約是150~160ps， 假設point-point的DDRII走線總長約1000~1500mils，其中各別線長的差異了不起500mils，此時線長差異對SI影響其實很小， 但光是1000~1500mils長的走線於1.6mm板厚的PCB上過孔換層，就會造成100~250ps不等的傳遞延遲時間差了。 線長差異只是影響時序的因素之一，stack-up\via\stub\coplane\slot…這些因素在高速訊號設計的領域裡，在PCB與package level，彼此是有不同程度的交互影響，如果只是一味的要求蛇線等長，而讓走線的總線長大幅增加，並且蛇線本身引入的阻抗彎折處的不連續性與相鄰線的電容寄生效應變大，這反而對高速訊號的設計是非常不利的，未蒙其利，先受其害。 本文將以DDRII為例，說明貫孔換層，與相鄰貫孔的clearance hole (anti-pad)把內層plane打破，對訊號的影響。另外，走線長度差異所造成的delay只是total timing skew的因素之一，不一定是關鍵的因素，反而過嚴的等長要求或過度繞蛇線會造成SI\EMI惡化。我們該注意的是。以最短的蛇線滿足設計要求、維持至少2W rule (DDRII如果有開ODT, 甚至1W也可)，並確保地迴路的連續性。 文章目录  控制線長誤差在300mils以內的DDRII Addr\Cmd\Ctrl group (serpentine routing) 本例其實不算是過嚴的length-matching routing，因為尚容許走線之間300mils的長度差。黃色是走線在layer 1與layer 4，但layer 4走線被layer 2 plane(綠色是GND net)遮住了所以看不到。     以Designer\Nexxim模擬     模擬結果整個group total skew大約190ps (with Rs=22 ohm)，且可以看到走線分成兩群，波形SI較佳的是走在top layer沒有過孔換層的，波形SI較差且時間延遲較大的是走在bottom layer有一次過孔換層的。     Rs=22W，overshoot\undershoot沒有超標     控制線長誤差在50mils以內的DDRII Data Group (serpentine routing) Layout雖然滿足data group內的線長差異控制在50mils以內，但整個走線太長沒有最佳化，多繞了一些蛇線： 沒有開ODT，但有串連終端Rs=22W，模擬結果發現overshoot\undershoot過大，且眼圖很差；這是一個過度繞蛇線導致眼圖較差的實例       修改後的layout同樣滿足data group內的線長差異在50mils以內，但整個走線有最佳化 總線長縮短300mils，且線與線之間保持3W space，繞蛇線的程度較輕微，如下圖所示     沒有開ODT，但有串連終端Rs=22W，模擬結果發現眼圖有明顯改善     完全不管線長差異的Addr\Cmd\Ctrl Group (走線要求as short as possible and straight forward) 沒有VDDQ-GND de-coupling capacitor，且BGA下方的地，被相鄰的anti-pad (clearance hole)打破 下圖所示為一群DDRII的Addr\Cmd\Ctrl bus，且在主控IC的BGA正下方，可見一整排的via打破了內層plane，其中綠色是layer 2 ground plane，黃色走線在layer 1，另外layer 4也有走線，但被layer 2 plane遮住了所以看不到。     模擬結果整個group total skew大約800ps (Rs=22)，會這麼差並不是因為走線沒取等長造成的 ，主要是因為此例還沒有加de-coupling capacitor 0.1uF於VDDQ-GND之間 ，所以走線只要一換層(從top轉到bottom)，地迴路的連續性就被破壞了     有VDDQ-GND de-coupling capacitor，且BGA下方被相鄰的anti-pad打破的地，用網線補起來(grid ground) 模擬結果顯示，整個group total skew大約310ps (Rs=22)；這是因為增加了VDDQ-GND之間的0.1uF，減輕因為換層走線造成的地迴路不連續issue。     此例在anti-pad之間補細線的方式，一開始是透過PADS PCB layout tool施作，再由SIwave import .pcb轉出.siw的，在這轉換過程中，SIwave雖然視這些ground line為GND net，但在屬性上還是把它當trace而不是copper的一部份，而Ansoft處理trace與copper plane的方法是不同的，這可能會導致模擬結果有差異，無法完全呈現補grid ground後的ground plane performance   針對補grid ground這部份，我們在SIwave中用”Draw Rectangle”選擇”Merge”， 再重新補一次，如下圖所 若整個project有很多net=GND的trace要改成plane，選定net後，執行Tools\ Convert Traces To Planes     模擬結果顯示，整個group total skew一樣大約310ps (Rs=22)，但這次很明顯的看出走在layer 1的訊號是一群，走在layer 4的訊號是一群，後者delay與over-shoot\under-shoot都較大。這波形就很清楚的呈現了走線在top layer沒有過孔換層，與走線經過貫孔走bottom layer的差異就將近200ps了，剩下因為線長的差異所引起的timing skew其實只有數十ps。   只要減小PCB板厚(減輕via effect)，將可以很看到這兩群訊號SI特性較一致，且時序也接近的改善效果 Rs=22W undershoot超出標準     模擬結果   原文链接： http://www.oldfriend.url.tw/SIwave/Antipad_Slot_Serpentine_Routing.htm           原创文章，转载请注明：  转载自  吴川斌的博客  http://www.mr-wu.cn/  本文链接地址:   高速PCB设计绕等长一定要绕个山路十八弯太算吊？  http://www.mr-wu.cn/gao-su-pcb-she-ji-rao-deng-chang/