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简介 在 ADC 应用中，最常见的一个问题是如何提供编码源。若要使所选数据转换器实现最佳性能，正确选择编码时钟至关重要。随着近年来采样模拟输入频率不断增高，这一点显得尤为重要，那么时钟抖动对采样系统影响有多大、如何量化，本文是“如何评估采样系统时钟要求”第一部分，主要描述抖动抖动对 ADC 信噪比（ SNR ）的影响。 1. 采样保持放大器基本概念 探究 ADC 输入端时，无论 ADC 电路形式如何，总是离不开采样保持放大器构架（ SHA ），如图 1.1 所示， SHA 由四个主要部分组件，输入放大器（ input amplifier ）、储能装置 ( capacitor ) 、输出缓冲器（ output buffe ）和开关电路（ switching circuits ）对于所有的 SHA 电路都是通用的。 图 1.1 采样保持放大器基本构架 保持电容作为 SHA 的核心，输入放大器提供信号源提供高阻抗转换并且提供了提供电流增益来驱动采样电容，如图 1.2 所示，在采样模式下，开关闭合，电容两端电压跟随输入信号进行变化，同时具有输入信号相同延时和带宽限制。在保持模式下，开关断开，电容保持在与输入缓冲器断开连接之前的电压，同时输出缓冲器为保持电容器提供高阻抗，以防止保持电压泄露而出，基本的 SHA 转换过程，主要分为四种，跟踪模式（ track mode ）、跟踪转保持模式（ track-to-hold transition ）、保持模式（ hold mode ）、保持转跟踪模式（ hold-to-track transition ），本文主要涉及的内容在 track-to-hold transition 下，其他模式就不详细描述了，因为在 track-to-hold transition 下参数变化直接影响采样系统的性能。 图 1.2 采样保持时域的波形变化 1.1 孔径时间（ Aperture Time ） 在 track-to-hold transition 模式下，误解最深、滥用最多的可能是那些包含 “ 孔 径 ” 的一些参数，如图 2.1 给出了一个简单的模型， SHA 最基本的动态特性是它能够快速断开保持电容与输入缓冲放大器的连接，这一动作所需的极短（但非零） 时间间隔称为 “ 孔径时间 ” （或 “ 采样孔径 ” ） ta ，此间隔结束时电压保持的实际值取决于输入信号压摆率和开关操作本身引入的误差。图 2.1 显示对两个任意斜率的输入信号（分别标为 1 和 2 ）应用保持命令时的情况。为清楚起见采样保持基底误差和开关瞬态忽略不计。最终保持的值是输入信号的延迟版本，并且是开关孔径时间范围内的平均值。该一阶模型假设，保持电容上的最终电压值约等于应用于开关的信号在开关从低阻抗变为高阻抗的时间间隔 (ta) 内的平均值。即可以理解为开关变换的过程，由低阻抗到高阻抗实际等效为一个平均阻抗的变换，实际上切换的过程是不线性的。 图 2.1 采样保持波形和定义 1.2 孔径抖动（ Aperture Jitter ） 但是如果采样时钟中存在样本间变化，则会产生相应的电压误差，如图 2.2 所示。在开关断开的时刻，这种样本间变化的不确定性我们成为“孔径抖动” ，通常用均方根皮秒 (ps rms) 来衡量。 图 2.2 孔径抖动 通过下面的简单分析，可以预测抖动对理想 ADC SNR 的影响。假设输入信号由下式给出为：V（t）=Vo sin（2πf*t） 对输入信号微分，求出信号的变化速率为：dv/dt=2πf×Vo cos（2πf*t） 同时将幅度 2πfVo 除以√2 可以获得dv/dt 的均方根值：dv/dt|rms=(2πf*V0)/√2 令∆V_rms 均方根电压误差， Δt 为 均方根孔径抖动 tj ，那么上式变换为：∆V_rms=(2πf*V0* tj)/√2 2 采样系统以及时钟相位噪声和抖动的影响 2.1 抖动对 ADC 信噪比 (SNR) 的影响 从 ∆V_rms 均方根电压误差来看，采集后电压值得误差随输入频率线性增加，所以在高频段，比如中频采集接收器应用中，时钟参数指标变得非常重要。其实对于采集系统，采集的过程我们可以理解为一个混频过程，输入信号乘以本振，才采样系统中这个本振就是 ADC 的采样时钟。因为时域上乘法在频域上是卷积，所以采样时钟的频谱和输入信号的频谱卷积就是 ADC 采样的结果，也就就是就说时钟的频谱会进入 ADC 采样的结果中，采样之后的时钟抖动就会显现为带宽噪声在采样频率周围周期性的重复。 时钟输入噪声和 ADC 自身抖动的影响可以扩展至采样速率的很多倍并混叠到转换器的基带上，因此这个带宽噪声会降低 ADC 的底噪性能。 假设满量程输入正弦波的均方根值为 V O /√2 ， 因此均方根信号与均方根噪声的比值（用 dB 表示）为： 相应输出误差的幅度与模拟输入的变化速率有关。针对既定的孔径抖动值， 孔径抖动误差随着输入 dv/dt 提高而提高。相位抖动对外部采样时钟（或模拟输入）的影响也是产生同样类型的误差。因此， tj 总抖动量为外部采样时钟抖动与 ADC 孔径抖动的方和根。 该公式假设 ADC 具有无限的分辨率，孔径抖动是决定 SNR 的唯一因素，它说明孔径和采样时钟抖动对 SNR 和 ENOB 有严重影响，特别是当输入 / 输出频率较高时。从上式足以看出一个稳定的、低抖动的时钟源对 ADC 是多么的重要。比如考虑 ADC 抖动和时钟抖动后，我们有一个 300fs 的均方根时钟抖动的采样时钟，对于 200MHz 模拟输入信号而言，根据上式 SNR 限制为 68.5dB ，也就是有效位被限制在 11.08bit ，也就是 ADC 理想的最优指标，但是没有考虑 ADC 模拟链路上 P/N 相位和幅度不平衡、电源噪声、 ADC 自身参数等带来的误差。 如果忽略掉 ADC 模拟链路上 P/N 相位和幅度不平衡、电源噪声的影响，将 ADC 自身参数考虑进来，那么时钟抖动和 ADC 孔径抖动，并不是不完全是性能的制约因素，如果考虑 ADC 的微分非线性（ DNL ）参数和热噪声的影响，那么上面的等式会变得更加有趣，也就是增加量化噪声项，公式增加为如下： 其中： F 为模拟输入频率 Tj 为 总抖动量为外部采样时钟抖动与 ADC 孔径抖动的方和根 ε 最低有效位的“复合均方根 DNL ”噪声，包括热噪声 N 为位数 这个公式为数据转换器的噪声性能提供了计算和量化的过程 2.2 利用 FFT 技术测量 ADC 抖动 有了增加了 ADC 的微分非线性（ DNL ）参数和热噪声及 总抖动， SNR 量化公式， 用于测量 ADC SNR 、 SFDR 等参数的 FFT 测试程序提供了一种出色的孔径抖动间接测量方法需要注意的是，测量结果不仅包括 ADC 内部孔径抖动，而且包括采样时钟发生器的抖动。因此，所选发生器的均方根抖动规格应当比待测 ADC 的额定孔径抖动低好几倍（各抖动分量以方和根形式合并），图 2.3 显示了孔径抖动测试的基本测试设置。 需要进行两次 SNR 测量，两次测量分别使用频率为 f L 和 f H 的满量程输入正弦波。第一次测量是在相对较低的频率 f L 下测量 SNRL ，此时噪声主要由 ADC 等效输入噪声和量化噪声组成。即使对该低输入频率做出些许改变，仍应测量到相同的 SNR 值。该采样频率一般设置为容许的最大频率。 第二次测量是在高输入频率 f H 下进行 SNRH 测量，此时孔径抖动对 ADC SNR 的影响变得明显。根据 ADC 不同，此频率最高可以达到 f s /2 。根据计算信噪比计算公式： SNRL 计算为： SNRH 计算为： 整理两式计算出 ADC 的 总抖动量 tj 为： 该测试所需的所有测量均使用 SNR 而不是 SINAD （信纳比）。根据 FFT 输出计算 SNR 时，必须消除二次至六次谐波（以及直流成分），这一点非常重要，否则将无法获得准确的孔径抖动大小。最后需要说明的是，由于输入信号或 ADC 采样时钟可能会发生不良抖动，而且布局布线也可能引起抖动和噪声，因此测量小于 10 ps rms 的均方根孔径抖动异常困难。要获得如此高的精度，频率合成器的抖动必须非常低，此外还应谨慎处理布局布线、信号路由、接地和去耦。

在消费、医疗、汽车甚至工业领域，越来越多的电子产品利用高速信号技术来进行数据和语音通信、音频和成像应用。尽管这些应用类别处理的信号具有不同带宽，且相应使用不同的转换器架构，但比较候选ADC（模数转换器）及评估具体实施性能时，这些应用具有某些共同特性。具体而言，从事这些不同应用类别的设计师需要考虑许多常见的转换器交流性能特征，这些特征可能决定系统的性能限制。 量化 所有ADC 接收在时间和幅度上连续的输入信号，并输出量化的离散时间样本。ADC 的双重功能（量化和采样）提供从模拟到数字信号域的有效转换，但每种功能对转换器交流性能均有影响。 由于数字转换器用于分析连续输入信号的代码数量有限，其输出会在锯齿波形上产生误差函数。锯齿边沿对应于ADC 的码字跃迁。 为了测量量化误差的最佳情况下的噪声作用，假设将满量程正弦波输入完美数字转换器： 其中q 是LSB 的大小，N 是位数。该波形的均方根幅度即为幅度除以2 的平方根。 均方根量化噪声为 均方根满量程信号与均方根量化噪声之比为ADC 提供了理想SNR，可用分贝表示： （公式1） 请记住，该公式给出的是N 位转换器的理论限制。真实量化器无法达到这一性能水平，同时真实转换器还有其他噪声源，但这一数字可以作为判断候选ADC 的参考。 采样 在采样器特性中，最为人熟悉的是在大于采样速率一半的频率(f s /2)下混叠信号能量的特性。这一半采样速率限制称为奈奎斯特频率，用于将频谱分割为大小相等的区段，即奈奎斯特区。第一奈奎斯特区范围从DC 至f s /2。第二奈奎斯特区占据f s /2 至f s 之间的频谱，依此类推。 现实中，采样器混叠所有奈奎斯特区上的信号。例如，频率f a 下的基带信号镜像呈现为f s ± f a 、2f s ± f a ，依此类推（图1a）。同样，出现在采样频率附近的信号将向下混叠至第一奈奎斯特区。该信号的镜像也将出现在第三及第四奈奎斯特区内（图1b）。因此输入信号能量不在所需奈奎斯特区内的采样器在混叠作用下将产生该信号在所需奎斯特区内的镜像。 显示为f a （图1b）的带外信号能量不一定来自预期信号源。相反，该能量可能源自噪声源、带外干扰源或采用预期输入信号工作的电路元件产生的失真积。当为您的应用决定必要的失真性能时，这是一项重要的考虑因素。 图1：采样器导致基带信号f a 的镜像）与采样频率f s 及其谐波(A)出现偏移。频谱偏移等于±f a 。出现在采样速率附近的信号、噪声和干扰频谱向下混叠至基带(B)内。镜像也将出现在较高奈奎斯特区内。 通过在信号链内采样器输入之前加入基带抗混叠滤波器，可以减小采样器可用的带外信号能量。虽然理论上可以仅在需要数字化的最高频率到达两倍时采样，模拟域内不存在所谓的砖墙式滤波器，即零过渡带的滤波器。过采样，即在大于2fs 的频率下采样，为抗混叠滤波器过渡带提供一些频谱空间。 如果ADC 量化噪声与交流输入信号无关，则噪声分布于第一奈奎斯特区中。在这种情况下，过采样还会通过加宽奈奎斯特区减少有效量化噪声，从而在采样速率每次加倍时将SNR（信噪比）增加3 dB。这相当于具有固定通带的抗混叠滤波器。如果进行充分过采样，抗混叠滤波器可削弱带外信号成分，使其混叠镜像保持在本底噪声以下。 应注意，如果输入信号锁定在采样频率的整数约数处，量化噪声将不再表现为奈奎斯特区中的均匀能量分布。这种情况下，量化噪声将表现为关于信号谐波的群集。为此，在选择采样速率时，应仔细考虑应用信号的频谱特性。 SINAD 和ENOB 如果失真积和带外频谱成分混叠无法保持在本底噪声以下，则会形成SINAD（信号-噪声和失真比）。转换器在输入信号额定条件下将以dB 表示SINAD。转换器ENOB（有效位数）可能是ADC 最常提到的交流规格，它便是以位而非dB表示的SINAD： （公式2） 如果失真积和混叠信号能量保持在本底噪声以下，则SINAD= SNR。在此情况下，公式2 只是公式1 对N 求解的调整形式。更常见的情况是SINAD SNR。由于转换器SINAD 取决于工作和信号条件，目标应用可实现的SINAD（以及相应的ENOB）取决于如何驱动ADC。 尽管ENOB 常被提及，但它不足以描述高速转换器的性能。众所周知高速转换器拥有多个参数，单个数字不可能囊括整张规格表的描述内容。只要不过度依赖ENOB 的重要性，该数字是比较候选转换器的合理起点。 SINAD 对频率特性曲线更有价值，许多高速转换器会将其呈现在数据手册内（图2）。该曲线至少让您可以针对应用所需频率鉴别典型性能，而不局限于转换器制造商为数据手册规格表选定的频率点。 图2：虽然ENOB 提供了候选高速ADC 间的有用（尽管较粗略）对比，实际上描述SINAD 相对频率的特性曲线才能更深入地了解转换器性能。 孔径抖动噪声 得出上述公式1 的量化噪声讨论是以理想数字转换器为前提，其中假设了无噪声信号和时钟源。在真实电路中，信号到达ADC 输入端时，已经含有先前信号处理阶段带来的噪声和失真积。噪声成分通常与量化噪声无关，因此会加入平方根之和： 其中e n(i) 是来自起作用源的噪声，作用源处于由m 个不相关源组成的系统内。 起作用噪声源之一来自采样时钟边沿时序的不确定性，产生孔径抖动噪声。可以说，该噪声得出采样器正在针对移动目标捕捉交流信号的事实。采样边沿时序的变化导致采样器捕捉幅度的统计分布，即噪声（图3）。信号频率越高，信号斜率或压摆率越大，因此边沿时序既定变化导致的幅度误差越大。这样，既定孔径抖动量的效果便取决于信号频率。 图3：孔径抖动（采样时间上的不确定性）产生噪声幅度，由于抖动时间内的信号压摆，该幅度取决于信号频率。 由孔径抖动引起的SNR 为 （公式3） 其中f 是信号频率，t j 是均方根孔径抖动。通常在挑选ADC时，问题在于目标应用在既定频率信号的SNR 要求下可以容忍的最大幅度抖动。整理公式3 得出 （公式4） 请注意，除了转换器内的抖动源外，您的应用电路内也有抖动源。因此，电路实现的净性能与转换器选择和设计其他方面（通常是时钟产生电路和电路板布局）的品质都有关系。 为了解抖动影响既定ENOB 最大信号频率的程度，可分别来看1 ps 和2 ps 抖动噪声远超其他性能限制参数的两个系统。整理公式4，我们可以针对既定抖动计算产生指定ENOB（或SNR）的最大信号频率。 表1. 对比抖动时间相差两倍的系统 失真积 信号链内的非线性造成了许多失真积，通常是HD2（第二谐波失真）、HD3（第三谐波失真）、IMD2（二阶交调失真）和IMD3（三阶交调失真）。线性电路内的失真倾向于随信号接近有源元件线性工作范围的极限而逐渐增加。在代码空间突然结束的ADC 内则不是这样。 因此，重要的是输入跨度内有足够的范围容纳您要进行低失真量化的预期输入幅度，特别是在处理复杂宽带信号时。最终，选择标称输入幅度是为了平衡信号跨度余量，避免限制优化SNR 的需要。 顾名思义，谐波失真会产生数倍于信号频率的信号伪像。相比之下，交调失真源自包含两个或两个以上频率信号（事实上是任何复杂波形）的信号处理非线性，从而产生输入频率之和或差。 在窄带应用中，严格调谐的抗混叠滤波器可削弱某些谐波失真积，甚至IMD2 的加性分量（图4）。另一方面，出现在2f 2 - f 1 和2f 1 - f 2 的IMD3 减性分量由于可出现在信号频谱内而较为不利。 图4：5 MHz 和6 MHz 双音输入信号说明了HD2（10 MHz 和12 MHz 下）、HD3（15 MHz 和18 MHz 下）、IMD（1 MHz和11 MHz 下）和IMD3（4 MHz 和7 Mhz 下）。其中，IMD3 积由于接近源信号，最难通过抗混叠滤波器削弱。 无杂散动态范围(SFDR) SFDR（无杂散动态范围）衡量的只是相对于转换器满量程范围(dBFS)或输入信号电平(dBc)的最差频谱伪像。比较ADC时，请务必确定两种基准电平以及工作和信号条件。在数据手册规格间直接进行比较需要基准和信号相匹配（图5）。 图5：转换器制造商可以就转换器满量程(dBFS)或具体输入信号幅度(dBc)规定SFDR 性能。在进行数值对比前，请确保候选转换器是以相似方式进行性能规定的。 虽然SFDR 表现为转换器规格表内的数值，该测量值本身只是采样速率、信号幅度、信号频率和共模工作点的参数。只有考察候选转换器的特性曲线，才能深入了解转换器在近似于目标应用的工作和信号条件下的性能。

　　理论上，一个ADC的SNR(信号与噪声的比值)等于(6.02N＋1.76)dB，这里N等于ADC的位数。虽然我的数学技巧有点生疏，但我认为任何一个16位转换器的信噪比应该是98.08dB。但当我查看模数转换器的数据手册时，我看到一些不同的情况。比如，16位的（逐次逼近型）模数转换器指标的典型值通常可低至84dB高达95dB。生产厂家很自豪地把这些值写在产品的数据手册的首页，而且坦率地说，信噪比为95dB的16位ADC具有竞争力。除非我错了，计算的98.08dB高于所找到最好的16位ADC数据手册中的96dB。那么，这些位数到那去了？ 　　让我们先找出理想化的公式（6.02N＋1.76）从何而来。任何系统的信噪比，用分贝来表示的话，等于20log10（信号的均方根/噪音的均方根）。推导出理想的信噪比公式时，首先定义信号的均方根。如果把信号的峰峰值转换为均方根，则除以 即可。ADC的均方根信号用位数表示等于 ，这里q是LSB（最低有效位）。 　　所有ADC产生量化噪声是把输入信号抽样成离散“桶”的后果。这些桶的理想宽度等于转换器LSB的大小。任何ADC位的不确定值是±1/2 LSB 。如果假定对应每个位误差的响应是三角形的话，则其均方根等于LSB信号的幅值除以 ，均方根的噪声则 。 　　综合均方根和均方根噪声条件，理想ADC的SNR用分贝表示为： 　　重复刚才的问题，那些位数到底去那了？ 那些ADC的供应商热情地解释这个失位现象，因为他们的众多试验装置表明产品具有良好的信噪比。从根本上说，他们认为电阻和晶体管的噪声导致了这种结果。供应商测试其ADC的SNR是通过将他们的数据带入下面的公式： 　　这些理论和测试SNR的公式是完善的，但他们只能提供部分你需要知道的转换器到底能给予你的位数。THD (总谐波失真)，另一个要注意的ADC指标，定义为谐波成分的均方根和，或者是输入信号功率的比值 或者 这里HDx是x次谐波失真谐波的幅值，PS是一次谐波的信号功率，Po是二次到八次谐波的功率。ADC的重要指标，INL（积分非线性）误差清晰地出现在THD结果中。 　　最后，SINAD（信号与噪声＋失真比)定义为信号基波输入的RMS值与在半采样频率之下其它谐波成分RMS值之和的比值，但不包括直流信号。对SAR和流水线型而言，SINAD的理论最小值等于理想的信噪比，或6.02N＋1.76dB。至于Δ-Σ转换器的理想SINAD等于（6.02N＋1.76dB+ ，其中fS是转换器采样频率，BW是感兴趣的最大带宽。非理想SINAD值为 或者        其中PS是基波信号功率，PN是所有噪声谱成分的功率，PD是失真谱成分功率。 　　因此，下一次当你寻找丢失的位数时，记住它是结合了SNR、THD和SINAD等多个指标，这些可以让您全面了解ADC的真实位数--无论它采用的是逐次逼近型、流水线型还是Δ-Σ技术，不管在数据手册的第一页中提到有多少位。        附英文原文： 　　SNR in ADCs: Where did all the bits go? 　　Theoretically, the SNR for any 16-bit converter should be 98.08 dB. But I see something different when I read converter data sheets. 　　By Bonnie Baker -- EDN, 6/7/2007 　　Theoretically, the SNR (signal-to-noise ratio) of an ADC is equal to (6.02N+1.76) dB, where N equals the number of ADC bits. Although I’m a little rusty with my algebra skills, I think that the SNR for any 16-bit converter should be 98.08 dB. However, I see something different when I read converter data sheets. For instance, the specification for a 16-bit SAR (successive-approximation-register) converter can typically be as low as 84 dB and as high as 95 dB. Manufacturers proudly advertise these values on the front page of their data sheets, and, frankly, an SNR of 95 dB for a 16-bit SAR converter is competitive. Unless I am wrong, the 98.08 dB I calculate is higher than the 95-dB specification that I find with the best of the 16-bit-converter data sheets. So, where did the bits go? 　　Let’s start by finding out where this ideal formula, 6.02N+1.76, comes from. The SNR of any system, in decibels, is equal to 20 log10 (rms signal/rms noise). When you d erive the ideal SNR formula, you first define the rms signal. If you change a peak-to-peak signal to rms, you divide it by the The ADC rms signal in bits is equal where q is the LSB (least-significant bit). 　　All ADCs generate quantization noise as a consequence of dividing the input signal into discrete “buckets.” The ideal width of these buckets is equal to the converter’s LSB size. The uncertainty of any ADC bit is ±1/2 LSB. If you assume that this error’s response is triangular across each bit, the rms value equals this LSB signal’s magnitude divided by ：rms noise 　　Combining the rms-signal and rms-noise terms, the ideal ADC SNR in decibels is: 　　Again, where did the bits go? The ADC vendors enthusiastically explain the missing-bits phenomenon, because they bench-test their devices to see how good the SNR is. Fundamentally, they find that the device noise from resistors and transistors creeps into the results. Vendors test their ADC SNR by inputting their data into the following formula: 　　These theoretical and tested SNR formulas are complete, but they provide only part of what you need to know about how many bits your converter is truly giving you. THD (total harmonic distortion), another ADC specification you need to watch, is the ratio of the rms sum of the powers of the harmonic components, or spurs, to the input-signal power:  or 　　where HDx is the magnitude of distortion at the Xth harmonic, PS is the signal power of the first harmonic, and PO is the power of harmonics two through eight. Significant ADC INL (integral-nonlinearity) errors typically appear in the THD results. 　　Finally, SINAD (signal-to-noise and distortion) is the ratio of the fundamental input signal’s rms amplitude to the rms sum of all other spectral components below half of the sampling frequency, excluding dc. The theoretical minimum for SINAD is equal to the ideal SNR, or 6.02N+1.76 dB, with SAR and pipeline converters. For delta-sigma converters, the ideal SINAD equals 6.02N+1.76 dB+10 log10(fS/(2BW)), where fS is the converter sampling frequency and BW is the maximum bandwidth of interest. The not-so-ideal value of SINAD is  or . 　　where PS is the fundamental signal power, PN is the power of all the noise spectral components, and PD is the power of all the distortion spectral components. 　　So, the next time you’re looking for lost bits, remember that it is the combination of SNR, THD, and SINAD that gives you the complete picture of the real bits in your ADC—regardless of whether it’s SAR, pipeline, or delta-sigma technology and regardless of the number of bits that the first page of the data sheet mentions.        英文原文地址： http://www.edn.com/article/CA6447221.html