标签: jedec

厂家命名 = Nexperia 常用名 JEDEC JEITA OL-IP4302CX2 WLCSP2 　 　 SOD2 SOD110 　 　 SOD123 SOD123 　 　 SOD123F SOD123F 　 　 SOD123W SOD123W 　 　 SOD128 SOD128 　 　 DFN1608D-2 SOD1608 　 　 DFN1610-2 SOD1610 　 　 SOD323 SOD323 　 SC-76 SOD323F SOD323F 　 SC-90 SOD323HP MicroSMP DO-219AD 　 SOD523 SOD523 　 SC-79 DFN1006-2 SOD882 　 　 DFN1006L-2 DFN1006LD-2 DFN1006BD-2 SOD882BD MO-343AA 　 DFN1006D-2 SOD882D 　 　 DSN0603-2 SOD962 　 　 DSN0603B-2 DSN0603C-2 DSN0603D-2 SOD962G DSN1608-2 SOD964 　 　 DFN0603-2 SOD972 　 　 DSN0402-2 SOD992 　 　 DSN0402B-2 DSN1006-2 SOD993 　 　 DSN1006U-2 SOD995 　 　 　 DO-15 DO-204AC 　 　 DO-35 DO-204AH 　 　 DO-41 DO-204AL 　 　 MiniMELF DO-213AA 　 QuadroMELF SOD80C IEC 100H01 　 　 　 MELF DO-213AB 　 SOD87 IEC 100H03 　 　 　 SMA DO-214AC 　 　 SlimSMA DO-221AC 　 　 SlimSMAW DO-221AD 　 　 SMB DO-214AA 　 　 SMBG DO-215AA 　 　 SMC DO-214AB 　 　 SMCG DO-215AB 　 　 SMF DO-219AB 　 　 MicroSMF DO-219AC 　 　 SMP DO-220AA 　 　 SMPC DO-277A 　 SOT8017 DPAK R2P TO-252-2 　 SOT8021 　 TO-220-2 　 SOT8022 　 TO-247-2 　 IEC ECIA 尺寸/mm 功率/W L W T Tb Tt M 0402 EIA 01005 0.40 0.20 　 　 　 1/32 0404 EIA 015015 0.38 0.38 　 　 　 　 M 0603 EIA 0201 0.60 0.30 0.25 　 　 1/20 0505 EIA 0202 0.50 0.50 　 　 　 　 　 EIA 02404 0.60 1.00 　 　 　 　 M 0805 EIA 0302 0.80 0.50 　 　 　 　 0808 EIA 0303 0.80 0.80 　 　 　 　 1005 EIA 0402 1.00 0.50 0.35 0.25 0.20 1/16 1310 EIA 0504 1.30 1.00 　 　 　 　 1608 EIA 0603 1.55 1.60 0.80 0.85 0.45 0.30 0.30 1/16 2012 EIA 0805 2.00 1.20 1.25 0.45 0.40 0.40 1/10 M 2520 EIA 1008 2.50 2.00 　 　 　 　 2828 EIA 1111 2.80 2.80 　 　 　 　 3216 EIA 1206 3.0 3.2 1.5 1.6 0.55 0.45 0.50 1/8 3225 EIA 1210 3.20 2.50 0.55 　 　 1/4 3625 EIA 1410 3.60 2.50 　 　 　 　 3838 EIA 1515 3.81 3.81 　 　 　 　 4516 EIA 1806 4.50 1.60 　 　 　 　 4520 EIA 1808 4.50 2.00 　 　 　 　 4532 EIA 1812 4.5 4.6 3.0 3.2 0.55 　 　 1/2 4564 EIA 1825 4.50 6.40 　 　 　 　 5025 EIA 2010 5.00 2.50 0.60 　 　 1/2 5050 EIA 2020 5.08 5.08 　 　 　 　 5750 EIA 2220 5.70 5.00 　 　 　 　 5664 5764 EIA 2225 5.70 6.40 　 　 　 　 6432 EIA 2512 6.3 6.4 3.20 0.60 　 　 1 6450 EIA 2520 6.40 5.00 　 　 　 　 　 EIA 2725 6.90 6.30 　 　 　 　 7450 EIA 2920 7.40 5.0 5.1 　 　 　 　 8484 EIA 3333 8.38 8.38 　 　 　 　 9210 EIA 3640 9.20 10.16 　 　 　 　 100100 EIA 4040 10.20 10.20 　 　 　 　 140127 EIA 5550 14.00 12.70 　 　 　 　 203153 EIA 8060 20.30 15.30 　 　 　 　 Ref: EIA MLCC Case Sizes: Past and Future blog.mbedded.ninja

现在示波器上的DDR 物理层信号分析方案，都是针对JEDEC 规范的一致性 测试。在这种方案中，分析软件会按照JEDEC 规范分析DDR 信号的各种参数， 并判断测试结果Pass 或者Fail，最终生成一份报告。但是很多的研发工程师，并 不想仅仅获得一个Pass 或者Fail 的结果，而是想对信号做调试分析，但是传统 的串行信号分析软件无法分析DDR 信号，为此，力科推出了新的DDR Debug toolkit。   一，新的DDR 信号分析方法   力科DDR Debug toolkit 提供了一种简单易用的DDR 信号调试工具，它快速 的对数据做读写分离，形成读写眼图，对眼图进行模板测试和参数测试，对抖动 进行分解，定位问题的根源，对比较重要DDR 参数进行测量，像建立时间、保 持时间、TDQSCK 等，灵活设置参数，对DDR 信号问题进行调试，可以支持 DDR2/DDR3/DDR4/LPDDR2/LPDDR3 等。   二，眼图测量   可以同时产生和显示10 个眼图，对5 路DDR 信号进行分析，查看分析眼间 的Skew 和时间信息，可以选择DQS 或者Clock 作为时间参考，自定眼图模板， Teledyne Lecroy进行眼图模板测试。     三，测量多个眼图参数：  Eye Height  Eye Width  Eye Crossing  Mask Hits  Mask Out  Eye Amplitude  One Level  Zero Level     四，抖动测试   像传统的串行信号分析一样，对DDR 信号的抖动进行测量分析，对抖动进行分 解(Tj，Rj，Dj，DCD 等)，从TIE Track、TIE Histogram、Bathbub Curve 观察分析抖 动，更加深入的了解抖动的分布和源头。     五，DDR 参数测量   对比较关键的DDR 参数进行测量，可以同时测量12 个参数，包括Max、Min， Mean 等统计值。  Bursts, transitions, Vref  VH(ac), VH(dc), VL(ac), VL(dc)  tDS, tDH, tIS, tIH  tDQSQ, tDQSCK  Slew Rise, Slew Fall  

　　DR2(Double Data Rate 2，两倍数据速率，版本2) SDRAM，是由JEDEC标准组织开发的基于DDR SDRAM的升级存储技术。 相对于DDR SDRAM，虽然其仍然保持了一个时钟周期完成两次数据传输的特性，但DDR2 SDRAM在数据传输率、延时、功耗等方面都有了显著提高，而这些性能的提高，主要来源于以下技术的提升：ODT，Post CAS，4n数据预取，封装等。 　　* ODT 　　ODT(On-Die Termination)，即芯片内部匹配终结。 　　在DDR SDRAM应用中，需要通过大量的外部电阻上拉到VTT电平(1.25V)以实现信号匹配，以16位芯片为例，以下信号需要通过这种方式进行匹配： CK,CK#,DQ ,LDQS,UDQS, ADDR ,RAS#,CAS#,WE#，即一片芯片需要34个外部上拉电阻，极大的占用了宝贵的PCB面积。同时，由于DQ ,LDQS,UDQS等信号是双向信号，即读和写时，对匹配电阻的位置有不同要求，因此在电阻布局时很难在两个方向上同时实现最佳的信号完整性。 　　在DDR2 SDRAM中，采用ODT技术将许多外部的匹配电阻移到芯片内部从而节省了大量的PCB板上面积。另外，ODT技术允许存储控制器(如下文的MPC8548 CPU)通过配置DDR2 SDRAM的内部寄存器以及控制ODT信号，来实现对匹配电阻的值及其开关状态进行控制，从而可以实现读，写操作时最佳的信号完整性。 　　图1 ODT功能图 　　DDR2 SDRAM芯片提供一个ODT引脚来控制开或关芯片内部的终结电阻。在只有一个DDR2 SDRAM芯片作为存储器控制器的负载的情况下，写操作时，由于DDR2 SDRAM作为接收端，所以ODT引脚为高电平以打开芯片内部终结电阻;读操作时，由于DDR2 SDRAM作为发送端，所以ODT引脚为低电平以关闭芯片内部终结电阻。其中，ODT引脚的状态由存储器控制器(如MPC8548)来控制。 　　ODT终端电阻值RTT可以通过DDR2 SDRAM内部的EMR寄存器来设定：首先配置EMR =01来选定该寄存器工作于EMR(扩展模式寄存器)模式，然后通过EMR 和EMR 两位来设置内部RTT的值，允许选择为RTT关闭，75欧姆，150欧姆，50欧姆这四种模式。以选择75欧姆这种模式为例，图1中，DQ引脚内部的上拉电阻和下拉电阻将配置为150欧姆。 　　需要注意，DDR2 SDRAM的ODT技术，只是对DQ,DQS,DM这些信号(在选择了差分DQS的情况下，也包括DQS#信号)实现了内部匹配。而地址和控制信号等仍需要通过外部匹配。 　　* Posted CAS 　　以读DDR2 SDRAM为例。 　　图2 多块数据读取时的间隙问题 　　DDR2 SDRAM和DDR SDRAM一样，是通过Bank(块地址),Row(行地址)和Column(列地址)三者结合实现寻址。每一次对DDR2 SDRAM的操作，都以ACTIVE命令(图2的ACT命令，通过有效#RAS信号实现)开始，在发出该命令的同时，通过地址信号线发出本次操作的Bank和Row地址，此后等待tRCD时间后，发起READ/AUTO PRECHARGE命令(图2 的RD AP命令，通过有效#CAS信号实现)，该命令的作用是发出读取命令，同时通过地址信号线发出本次操作的Column地址。最后，等待CAS Latency时间之后，数据即通过数据总线输出。 　　由于DDR2 SDRAM的存储空间相对DDR SDRAM有所增加，因此Bank数目也有所增加。例如，DDR SDRAM单片最大容量为1Gbit，Bank数目是4，而DDR2 SDRAM单片最大容量为2Gbit，Bank数目达到了8。DDR SDRAM的Bank数目最少是2，而DDR2 SDRAM的Bank数目最少是4。为了提高性能，经常需要在一个Bank的操作完成之前插入对下一个Bank的操作。如图2，在发出对Bank0的ACT命令之后，无需等待对应的RD AP命令发出，只用满足tRRD时间要求，即可发出对另一个Bank的ACT命令。 　　按照这种工作模式，从图2中可以发现，对Bank2的ACT命令实际上延迟了一个时钟周期，该命令本来应该在RD AP(Bank 0)的位置出现，但由于RD AP(Bank 0)命令已经出现在该时钟周期(占用了地址总线，以发出Column地址)，从硬件信号上来说，即在这个周期已经使能了CAS#信号，所以无法使能对应另一个Bank的RAS#信号，因此只能延时一个时钟周期。其结果是，本来应该是流水线式的数据输出流被打断，Bank1的数据输出后，需要等待一个时钟周期，Bank2的数据才得到输出。数据流间隙的出现，将影响芯片的性能。   　　针对这个问题，DDR2 SDRAM做了改进。DDR2 SDRAM允许RD AP命令提前发出，甚至可以紧跟ACT命令发出，但是要等待一个Additive Latency(即AL，附加延时)后，该RD AP命令才能执行。如图3所示。   　　图3 引入附加延迟AL的DDR2 SDRAM读取模式【1】 　　在图3中，AL设置为tRCD-1，此时，可以实现ACT和RD AP命令背靠背的发出，只不过，DDR2 SDRAM需要抑制RD AP命令，直到AL延时满足后才能执行。 　　图4 引入AL后的多Bank数据读取 　　 　　如图4，引入AL并设置AL为tRCD-1后，对于多个Bank数据读取，输出数据流之间不再出现间隙。 　　这种为了避免ACT命令和RD AP命令冲突而提出的技术就叫做Posted CAS技术。其本质就是将CAS#信号的使能时间段(即RD AP命令)直接插入到紧跟RAS#信号的使能时间段(即ACT命令)之后，虽然读和写操作并没有得到提前，总的延迟时间也没有发生改变，但引入这种技术后，可以避免在多Bank操作中的一个Bank的CAS#信号和其他Bank的RAS#信号发生冲突，从而提高了存储芯片的使用效率。 　　可以通过配置DDR2 SDRAM芯片内部的EMR寄存器的第3～5位，将附加延时AL配置为0~5个时钟周期。 * 4n数据预取 　　DDR SDRAM的数据预取能力是2，即芯片内部能以2倍于时钟运行的速度预取数据，从而使得芯片内核工作频率仅需要为外部数据传输率的一半。DDR2 SDRAM的数据预取能力是4，即芯片内核工作频率仅需要为外部数据传输率的1/4。而对于SDRAM，芯片内核工作频率等于外部数据传输速率。所以在同样的内核频率下，DDR SDRAM的数据传输速率比SDRAM高一倍，而DDR2 SDRAM的数据传输率比DDR SDRAM又高一倍。 　　例如，DDR2和DDR1 SDRAM的外部数据传输率都为400Mb/s的情况下，对于DDR2 SDRAM而言，其内核工作频率仅需要为100MHz，而对于DDR SDRAM，其内核工作频率需要为200MHz，如果是SDRAM，则其内核频率要求为400MHz，正是因为如此高的内核频率无法在技术上实现，因而SDRAM的数据传输率无法达到400Mb/s。 　　利用这项技术，DDR2 SDRAM可以在不提高内核工作频率的前提下(即无需对芯片做大的技术革新)，大大提高外部数据传输速率，从而获得更高的性能。值得提及的是，目前正在研发的DDR3 SDRAM技术，其数据传输率比DDR2 SDRAM又有大幅度提高，其并不是源于技术上的巨大变革，而是因为采用了8n数据预取技术。 　　根据数据传输速率的不同，DDR SDRAM有如下系列：266Mb/s,333Mb/s, 400Mb/s，而DDR2 SDRAM有如下系列：400Mb/s,533Mb/s, 667Mb/s,800Mb/s, 1066Mb/s。可以看出，DDR2 SDRAM直接从DDR SDRAM的最高的数据传输率起步，最高可以达到1066Mb/s以上，该性能的大幅提升，正是利用了这种4倍数据预取技术。 　　图5提供了DDR SDRAM和DDR2 SDRAM的数据预取框图以便比较。 　　图5 16位存储芯片的数据预取框图 　 　* 差分DQS/DQS#信号 　　DDR SDRAM采用单端DQS信号。 　　如前文所述，目前广泛应用的DDR2 SDRAM，数据传输率最高已经达到1066Mbit/s，即DQS和DQ的变化率都将达到一秒钟1066M次，其中，DQS作为数据信号DQ的采样参考源，如果采用单端信号已经不足以保证其在高速变化时的信号完整性。 　　采用差分DQS/DQS#信号，其优势在于：减少信号间串扰的影响，减少DQS输出脉宽对工作电压和温度稳定性的依赖等。因而，建议在使用数据传输率为533Mb/s以上的DDR2 SDRAM系列时，尽量采用差分DQS/DQS#信号。 　　使能差分DQS信号是通过设置DDR2 SDRAM的EMR寄存器的第10位为0来实现。 　　* 功耗和封装 　　DDR SDRAM的电平常用SSTL-2，即信号引脚是利用2.5V电源供电，而DDR2 SDRAM则采用SSTL-18电平，即信号引脚是利用1.8V电源供电。在相同存储容量和相同数据传输率的情况下，DDR2 SDRAM将有更低的功耗。 　　DDR SDRAM的封装种类有：66引脚的TSOP封装，60引脚的FBGA封装。由于DDR SDRAM的数据传输率不是特别高， 因此TSOP封装能较好的工作在这种频率上。而DDR2 SDRAM的最高数据传输率已经达到1066Mb/s，在高频下，TSOP封装的过长的引脚将产生很高的感抗和寄生电容，严重影响芯片工作的稳定性。 　　DDR2 SDRAM直接采用FBGA封装，基于其良好的电气性能和散热性，保证了芯片在高速工作下的稳定性。 　　由于DDR2 SDRAM有4位，8位，16位(芯片的DQ引脚的数目，16位表示芯片有16根DQ引脚)三种不同系列，因而无法采用统一引脚数目的封装。目前，4位和8位的芯片采用60或者68引脚的FBGA封装，16位的芯片采用92或者84引脚的FBGA封装。 　　* OCD 　　OCD(Off-Chip Driver)即离线驱动调整技术。这是DDR2 SDRAM刚问世时开发的技术，而目前的DDR2 SDRAM芯片已不再支持该技术【2】，因此不再详述。 　　基于MPC8548 CPU的应用 　　MPC8548是Freescale公司开发的新一代PowerQUICC III系列的高性能处理器。其内部工作频率可达1.33GHz，在该工作频率上处理性能可达3065 MIPS。一级缓存有指令缓存和数据缓存各32KB，二级缓存为512KB，支持DDR1和DDR2存储器控制器，支持PCI,PCI-X和PCI Express接口，支持SRapid IO接口，支持4个GbE接口。本文将重点讨论基于MPC8548的DDR2 SDRAM接口的硬件设计。 　　MPC8548最高支持667Mb/s数据传输率的DDR2 SDRAM。因此选型中需要注意不能选用800Mb/s和1066Mb/s系列的芯片。本设计中选用667Mb/s数据传输率的DDR2 SDRAM的DIMM(Dual-Inline-Menory-Modules，双列内存条)内存条，每个内存条上包含9片8位的DDR2 SDRAM 芯片，组成64位数据线和8位ECC(Error Checking and Correcting，错误检查和纠正)校验线的工作方式。 　　DDR2 SDRAM接口的信号线分为4组，以下以MPC8548命名方式为准，命名和DDR2 SDRAM芯片资料的区别在于信号名之前多一个字母”M”【7】： 　　1) 数据组：MDQS/MDQS# , MDM , MDQ , MECC 　　2) 地址组：MBA , MA , MRAS#, MCAS#, MWE# 　　3) 命令组：MCS# , MCKE , MODT 　　4) 时钟组：MCK/MCK# 　　PCB设计时，建议布线顺序依次为：数据组，地址组，控制组，时钟组，电源。 　　对于单端信号线，阻抗控制在50～60欧姆内。对于差分信号线，阻抗控制在100～120欧姆内。 　　如果使能了ODT功能，数据组无需外部匹配电阻，走线直接从MPC8548连接到内存条即可。而地址组和命令组需要在内存条末端利用外部电阻RTT上拉到VTT电平实现匹配，电阻值需要经过仿真确定。如图6，考虑到最佳的信号完整性，RTT应该放在内存条之后，即地址/命令组信号走线从MPC8548出来，应该先到内存条的引脚，然后再走到RTT电源平面实现终端匹配。对于时钟组，一般而言，内存条上都包含了100～120欧姆的差分终端电阻，所以在PCB上无需外加匹配。 　　图6 MPC8548和DDR2 SDRAM内存条硬件接口设计 　　由于本设计采用8位的DDR2 SDRAM芯片，因此，对数据组可以分为9个小组：MDQS/MDQS# ,MDQ ,MDM0为第一组;MDQS/MDQS# , MDQ ,MDM1为第二组;依次类推;MDQS/MDQS# ,MECC ,MDM8为第九组。对这九小组数据线，要求各小组之内，走线在同一层并拥有相同数目的过孔，走线长度差异控制在20mil之内，所有的信号线走线必须以完整的地层作为参考。不同小组之间，走线长度差异控制在500mil之内。对每一小组，小组内的8根MDQS信号线的线序可以根据走线方便的目的进行调整。需要注意，在本设计中，采用的内存条上的存储芯片是8位的(即内存条上每片DDR SDRAM芯片有8根DQ数据线)，因此每8位MDQ信号归为一个小组，市场上还有许多4位，16位的内存条，如果需要兼容这些内存条，硬件设计中需要注意应该以每4位MDQ信号归为一个小组。数据组的信号线和其他组的信号线间距要求在25mil以上，数据组内信号线间距要求在10mil以上。对于差分的MDQS和MDQS#信号，走线长度差异应该控制在10mil之内。   　　对地址/命令组，该组内信号线长度差异应控制在100mil之内。走线以1.8V电源平面或完整的地层作为参考层。走线和其他组的信号线间距保证在25mil以上。该组内信号线间距保证在10mil以上。 　　对时钟组，差分信号对内走线长度差异控制在10mil内，尽量在同一层内走线，如果需要换层，两根差分信号应该一起换层。与其他组的信号间距在25mil以上。在MPC8548一侧，一共提供了6对相位相同的时钟对，即MCK/MCK# ，其目的是为了兼容内存条设计和分立的内存芯片设计。例如在本设计中，如果选用分立的8位存储芯片，一共需要9片，如果MPC8548只提供一对时钟对，其驱动能力显然无以满足9片存储芯片，因此需要由MPC8548提供更多的时钟对输出。如果选用内存条，需要根据内存条的不同种类来决定需要使用多少对时钟对。根据对MCK/MCK#信号是否提供驱动，内存条可以分为Buffered DIMM(缓冲驱动式内存条)和Unbuffered DIMM (非缓冲驱动式内存条)，对于前者而言，由于MCK/MCK#在内存条上需要经过缓冲再送到DDR2 SDRAM芯片，即在内存条上利用缓冲器(通常是带锁相环的缓冲器)保证了该信号的驱动能力，所以只需要MPC8548提供一对时钟对(例如MCK/ MCK# )送到内存条即可。对于后者而言，内存条上不提供对时钟对的驱动，通过计算可以知道从MPC8548提供的每对时钟对，能可靠驱动3个DDR2 SDRAM芯片作为负载。因此需要使用MPC8548输出的3对时钟对以驱动内存条上的9片DDR2 SDRAM芯片。对于没有使用到的时钟对，可以通过配置MPC8548的内部寄存器DDRCLKDR进行关闭。 　　在电源设计方面，需要仔细计算VTT电源发生器及其电源平面是否能满足设计所需要的功耗;需要仔细对VTT, VDDQ, VREF进行去耦滤波;VTT电源平面应该和内存条紧紧相邻;VREF走线宽度建议为20～25mil并和同层的其他电源或信号有至少20mil的间距，VREF必须能跟随VDDQ的变化，建议VREF通过电阻分压网络从VDDQ直接得到，分压电阻精度要求为1%; 　　设计时，还需要仔细考虑信号时序的要求。数据组信号的时序需要参考本小组的MDQS/MDQS#信号，并利用这对差分对的交叉点采样;地址和命令组信号的时序需要参考对应的时钟组信号，并利用其上升沿采样。对于DDR2 SDRAM，建立时间和保持时间需要考虑由于信号边沿不单调造成的时序降额，计算公式如下： 　　tSETUP = tSETUP(base) + tSETUP(derating) 　　tHOLD = tHOLD(base) + tHOLD(derating) 　　其中，tSETUP和tHOLD是总的建立时间和保持时间要求;tSETUP(base)和tHOLD(base)是从芯片文档能直接得到的建立时间和保持时间的基本要求;tSETUP(derating)和tHOLD(derating)是根据信号及其参考时钟的真实爬升速率查表得出的降额值，该表格可以从芯片文档得到。 　　这种查表计算降额值的方法，将造成很大的工作量。在实际设计中，一般是利用Hyperlynx等仿真软件直接得到降额值，从而确定信号的时序裕量。特别需要注意的是地址组，由于地址组信号的负载数目一般都比相应的时钟信号多，因此需考虑负载对时序造成的影响。 　　结语 　　存储芯片在电子产品中扮演着重要的角色，其性能的高低直接决定着产品的性能。相比DDR SDRAM，DDR2 SDRAM在多方面进行了技术提升，其必将在电子产品市场中发挥越来越重要的作用。

A panel discussion at SPIE Photonics West 2011 conference last January highlighted the progressand distance to goof integrated 3D chips combining logic, memory and optical interconnects. Integrated 3D chips combining logic, memory and optical interconnects are on the horizon, but won't be available for at least 10 years, according to Bert-Jan Offrein, manager of photonics at IBM's Zurich Research Lab.   "Things will come together, eventually," Offrein said.   Speaking at a panel discussion at the SPIE Photonics West 2011 conference last January, Offrein said the development of optical interconnects is being driven by advances in supercomputing. The performance of supercomputers is increasing 10 fold every four years, Offrein said, requiring new technologies that deliver exponential increases in communications at all levels of the system.   Optical fibers are now starting to be used for off-chip communications across circuit boards in some applications. Offrein said optics would continue to be used for shorter and shorter links to fulfill bandwidth and power efficiency requirements. But to meet projected supercomputing requirements, Offrein said, optics will have to become more efficient, less expensive and simpler.   Prior to the development of monolithic 3D chips with integrated optics, Offrein said he expects the industry to develop multimode optical printed circuit board technology and then a hybrid interim step whereby a processor and optics are packaged together in a single multichip package.   "I think it will be exciting to see how that will happen," Offrein said.   Other panelists agreed with Offrein, though they noted there would be challenges to overcome.   "If we can do that with the right energy and cost, we potentially have a windfall solution with silicon photonics," said Ashok Krishnamoorthy, a distinguished engineer with Oracle Labs (formerly Sun Labs).   But Michael Hochberg, an EE professor at the University of Washington, said he did not believe that it was a necessity to integrate in CMOS a photonics laser within a chip. Hochberg said the electronics industry has become "stunningly good" at multichip integration and suggested it would be far less challenging to integrate silicon photonics into a package with a processor at the back end of production.   "It would be beautiful to have a truly integrated silicon photonics laser," Hochberg said. "But it's a very challenging project."   Because silicon is not the right material for lasing applications, other materials would have to be integrated that enable light amplification. Direct growth of such materials on silicon is difficult because of lattice mismatch issues and the layer stress and dislocations. Therefore, most results so far are based on hybrid integration of complete laser structures or the gain material onto the silicon, according to Offrein.   Hochberg added that while much of the focus of silicon photonics commercially is for data communications, "there has been a ton of beautiful academic work on silicon photonics" for other applications.   Also participating in the panel discussion was Peter De Dobbelaere, vice president of engineering at Luxtera Inc. Dobbelaere briefly outlined the challenges overcome by Luxtera to create the company's OptoPHY line of printed circuit board-mountable optical transceivers, which combine electronics and optics on a single CMOS chip.   Dobbelaere said it was hard work for Luxtera to bring the technology "from a lab concept to something that could ship in volume." Among other challenges, Dobbelaere noted that the single chip solution had to comply with standards set by JEDEC and others.   Luxtera (Carlsbad, Calif.) has been shipping the OptoPHY devices in volume since last year. The devices are made for Luxtera by Freescale Semiconductor Inc. through a foundry supply agreement.       Dylan McGrath EE Times  

A panel discussion at SPIE Photonics West 2011 conference last January highlighted the progress—and distance to go—of integrated 3D chips combining logic, memory and optical interconnects. Integrated 3D chips combining logic, memory and optical interconnects are on the horizon, but won't be available for at least 10 years, according to Bert-Jan Offrein, manager of photonics at IBM's Zurich Research Lab.   "Things will come together, eventually," Offrein said.   Speaking at a panel discussion at the SPIE Photonics West 2011 conference last January, Offrein said the development of optical interconnects is being driven by advances in supercomputing. The performance of supercomputers is increasing 10 fold every four years, Offrein said, requiring new technologies that deliver exponential increases in communications at all levels of the system.   Optical fibers are now starting to be used for off-chip communications across circuit boards in some applications. Offrein said optics would continue to be used for shorter and shorter links to fulfill bandwidth and power efficiency requirements. But to meet projected supercomputing requirements, Offrein said, optics will have to become more efficient, less expensive and simpler.   Prior to the development of monolithic 3D chips with integrated optics, Offrein said he expects the industry to develop multimode optical printed circuit board technology and then a hybrid interim step whereby a processor and optics are packaged together in a single multichip package.   "I think it will be exciting to see how that will happen," Offrein said.   Other panelists agreed with Offrein, though they noted there would be challenges to overcome.   "If we can do that with the right energy and cost, we potentially have a windfall solution with silicon photonics," said Ashok Krishnamoorthy, a distinguished engineer with Oracle Labs (formerly Sun Labs).   But Michael Hochberg, an EE professor at the University of Washington, said he did not believe that it was a necessity to integrate in CMOS a photonics laser within a chip. Hochberg said the electronics industry has become "stunningly good" at multichip integration and suggested it would be far less challenging to integrate silicon photonics into a package with a processor at the back end of production.   "It would be beautiful to have a truly integrated silicon photonics laser," Hochberg said. "But it's a very challenging project."   Because silicon is not the right material for lasing applications, other materials would have to be integrated that enable light amplification. Direct growth of such materials on silicon is difficult because of lattice mismatch issues and the layer stress and dislocations. Therefore, most results so far are based on hybrid integration of complete laser structures or the gain material onto the silicon, according to Offrein.   Hochberg added that while much of the focus of silicon photonics commercially is for data communications, "there has been a ton of beautiful academic work on silicon photonics" for other applications.   Also participating in the panel discussion was Peter De Dobbelaere, vice president of engineering at Luxtera Inc. Dobbelaere briefly outlined the challenges overcome by Luxtera to create the company's OptoPHY line of printed circuit board-mountable optical transceivers, which combine electronics and optics on a single CMOS chip.   Dobbelaere said it was hard work for Luxtera to bring the technology "from a lab concept to something that could ship in volume." Among other challenges, Dobbelaere noted that the single chip solution had to comply with standards set by JEDEC and others.   Luxtera (Carlsbad, Calif.) has been shipping the OptoPHY devices in volume since last year. The devices are made for Luxtera by Freescale Semiconductor Inc. through a foundry supply agreement.       Dylan McGrath EE Times