tag 标签: 高速电路

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  • 热度 9
    2023-8-12 11:48
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    DesignCon是一个年度的技术会议,专注于高速通信和电子设计领域。 该会议旨在为电子工程师、系统设计师、IC设计师、测试和测量工程师等专业人士提供一个交流和学习的平台。DesignCon是世界一流的高速通信和系统设计大会,个人觉得这是学习高速电路设计非常好的平台,提供的文章质量也非常高,是硬件及相关行业的工程师不可多得的学习资料。建议下载深入学习 DesignCon聚集了来自全球各地的行业专家和领导者,他们分享最新的技术趋势、挑战和解决方案。会议涵盖了广泛的主题,包括高速信号完整性、高速串行链接、射频和微波设计、电源完整性、信号完整性、电磁兼容性、电源管理、测试和测量等。 在DesignCon上,与会者可以通过参加技术演讲、研讨会、实验室教程和展览等活动,了解最新的设计技术、工具和产品。此外,与会者还可以与同行交流、建立业务联系,并参与各种专业讨论和解决方案。 DesignCon的目标是促进行业创新和技术进步,帮助设计工程师和相关专业人士在高速通信和电子设计领域取得成功。通过提供一个全面的平台,DesignCon为与会者提供了深入了解行业趋势、学习最佳实践和解决方案的机会。 DesignCon是一个年度的技术会议,专注于高速通信和电子设计领域。它提供了一个平台,让工程师、设计师和研究人员可以分享他们在电子设计中的最新发现和创新。 DesignCon的主题涵盖了 信号完整性、高速通信、电源完整性、射频和微波设计、电磁兼容性、嵌入式系统设计 等等。会议通常包括技术演讲、研讨会、展览和论坛等。 关于DesignCon的更多信息和链接,可以访问以下网站: 官方网站: https://designcon.com/ DesignCon论坛: https://designcon.com/technical-program/technical-forums 设计Con(DesignCon)是一个专注于高速电路和信号完整性领域的会议和展览,关注高速电路设计、信号完整性、射频(RF)设计等方面的技术和最佳实践。以下是下载链接: 历年 DesignCon下载链接分享: 链接: https://pan.baidu.com/s/1BJIouvWeh4YlCNoNuWdtCA?pwd=qxcc 提取码:qxcc 持续更新中。。。。。
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    2014-12-8 15:34
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        本文作者:周伟  一博科技高速先生团队成员    转载请注明!       测试点对于测试人员来说非常重要,也是非常熟悉,测试的准确性和测试点的位置密切相关,而不对的测试点将会带来不对的测试结果,从而影响对信号质量的判断。那是不是所有的测试人员都知道合适的测试点应该在哪以及测试点的重要性呢?非也非也。       任何工作都有熟练和经验之分,测试人员也不例外,对于经验丰富的熟练测试人员,在测试过程中的各种注意事项及要点自然是了然于心,但对于初级的测试人员,往往就会犯很多低级错误,比如我们马上要讲的神奇的测试点。       事情是这样的,一个朋友的DDR3系统运行不正常,于是用示波器测试DDR3时钟信号,得到的波形为非单调(图一)。什么?时钟信号非单调?那可是很严重的问题,难怪系统运行不正常,这可得找PCB设计人员。   图一       事实真是这样吗?看到非单调性的波形,首先就问朋友测试点在哪里,朋友说在前面的串阻那里。哈哈,好家伙,不用再往下问了,测试点的问题,让我们看看下面图二时钟信号的拓扑先吧。   图二       上面非单调性的波形在TP1的位置所测,现在各位应该知道问题在哪里了吧,我们通常仿真或测试都是看接收端的波形,而不是发送端的波形,而且发送端的波形因为反射的原因波形通常是非单调的,没有参考价值,所以正确的测试位置应该在上图二TP2处,我们通过仿真也可以验证下。见下图三所示。   图三       图中红色曲线是TP1处的仿真波形(非单调),灰色曲线为TP2处的仿真波形,满足要求,所以需要更换测试点重新进行测试。朋友听了后觉得很神奇,没想到错误的测试点带来了错误的结论,还将错误归咎于设计人员,看来测试的水还是很深(注:朋友为硬件工程师,第一次用示波器测试信号)。重新在TP2处测试,得到如下图四所示的波形。   图四       波形杠杠的。既然波形不错,那信号质量或者说PCB设计这块应该没有太大的问题,朋友又重新检查了软件,发现启动软件里面果然有些小问题,更新软件后系统正常运行,问题得到解决。       由上可知,测试点虽小,但如果把握不好的话就会得出完全错误的结论,如果一味朝着错误的结论去分析问题,那么结果往往会南辕北辙,钻进了死胡同。        测试点的位置,您找准了吗?          文章出自  一博科技 高速先生     转载请注明!   “看得懂的高速设计”是一个自媒体品牌,我们的微信公众号:一博_看得懂的高速设计
  • 热度 31
    2014-2-17 17:03
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    作者:一博科技SI工程师张吉权       摘要:信号在媒质中传播时,其传播速度受信号载体以及周围媒质属性决定。在PCB(印刷电路板)中信号的传输速度就与板材DK(介电常数),信号模式,信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高,对时序要求较高的源同步信号的时序裕量越来越少,因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK,串扰,过孔,蛇形绕线等因素对信号时延的影响。       关键词:传输时延, 有效介电常数,串扰  DDR 奇偶模式       1.引言      信号要能正常工作都必须满足一定的时序要求,随着信号速率升高,数字信号的发展经历了从共同步时钟到源同步时钟以及串行(serdes)信号。在当今的消费类电子,通信服务器等行业,源同步和串行信号占据了很大的比重。串行信号比如常见PCIE,SAS,SATA,QPI,SFP+,XUAI,10GBASE-KR等信号,源同步信号比如DDR信号。      串行信号在发送端将数据信号和时钟(CLK)信号通过编码方式一起发送,在接收端通过时钟数据恢复(CDR)得到数据信号和时钟信号。由于时钟数据在同一个通道传播,串行信号对和对之间在PCB上传输延时要求较低,主要依靠锁相环(PLL)和芯片的时钟数据恢复功能。      源同步时钟主要是DDR信号,在DDR设计中,DQ(数据)信号参考DQS(数据选通)信号,CMD(命令)信号和CTL(控制)信号参考CLK(时钟)信号,由于DQ的速率是CMDCTL信号速率2倍,所以DQ信号和DQS信号之间的传输延时要求比CMDCTL和CLK之间的要求更高。目前市场上主流的为DDR1/ DDR2/ DDR3。DDR4预计在2015年将成为消费类电子的主要设计,随着DDR信号速率的不断提高,在DDR4设计中特别是DQ和DQS之间传输时延对设计者提出更高的挑战。      在PCB设计的时候为了时序的要求需要对源同步信号做一些等长,一些设计工程师忽略了这个信号等长其实是一个时延等长,或者说是一个‘时间等长’。        2.传输时延简介  Time delay又叫时延(TD),通常是指电磁信号或者光信号通过整个传输介质所用的时间。在传输线上的时延就是指信号通过整个传输线所用的时间。  Propagation delay又叫传播延迟(PD),通常是指电磁信号或者光信号在单位长度的传输介质中传输的时间延迟,与“传播速度”成反比例(倒数)关系,单位为“Ps/inch”或“s/m”。  从定义中可以看出时延=传播延迟*传输长度(L) 其中      v 为传播速度,单位为inch/ps或m/s      c 为真空中的光速(3X108 m/s)      εr 为介电常数      PD 为传播延迟,单位为Ps/inch或s/m      TD 为信号通过长度为L的传输线所产生的时延      L为传输线长度,单位为inch或m 从上面公式可以知道,传播延迟主要取决于介质材料的介电常数,而传播时延取决于介质材料的介电常数、传输线长度和传输线横截面的几何结构(几何结构决定电场分布,电场分布决定有效介电常数)。严格来说,不管是延迟还是时延都取决于导体周围的有效介电常数。在微带线中,有效介电常数受横截面的几何结构影响比较大;而串扰,其有效介电常数受奇偶模式的影响较大;不同绕线方式有效介电常数受其绕线方式的影响。       3.仿真分析过程      3.1 微带线和带状线传输时延      PCB中微带线是指走线只有一个参考面,如下图1;带状线是指走线有2个参考面,如下图2.     带状线由于电磁场都被束缚在两个参考面之间的板材中,所以走线的有效介电常数为板材的介电常数。 微带线会导致部分电磁场暴露在空气中,空气的相对介电常数约为1.0006,板材如常规FR4的介电常数为4.2,那么微带线的有效介电常数在1和4.2之间,可以利用下面的公式计算微带线的有效介电常数【Collins,1992】: εe = (εr +1)/2 + (εr -1)/2(1+12H/W)-1/2  + F -0.217(εr -1)T/√WH      3.1      F = 0.02 (εr -1)(1-W/H)2   (W/H 1)     F= 0 (W/H 1)           3.2 其中,εe 为有效介电常数, εr 为电路板材料的介电常数,H为导线高于地平面的高度,W为导线宽度,T为导线厚度。                                                                图4 微带线层叠与时延                                                               图5 带状线层叠和时延     在图4和图5的层叠结构下,1000mil的走线时延差=179.729ps-147.954ps=31.775ps,可以看出这个差距是非常大的。在做源同步的DDR同组等长时候只考虑物理等长会带来很严重的'时间不等长。       3.2 走线和过孔传输时延    在PCB设计时候,经常会遇到走线换层,走线换层必须借助于过孔。但长度相等的过孔和走线之间的时延并不相等。过孔的时延可以用式3.3表示                              TD_via=√LC                            3.3     其中TD_via表示信号经过过孔的时延,L表示过孔的寄生电感,C表示过孔的寄生电容。从式3.3可以看出寄生电容和寄生电感都会导致过孔的传输时延变大。而不同过孔结构寄生参数也会发生改变。下面通过仿真分析过孔时延和传输线时延时间的偏差。                                                  图6 过孔结构及寄生参数      如图6所示过孔结构时延可以根据式3.3计算出:  TD_via=√LC=sqr(0.4021pf*1326.2pH)=23.1ps                  式3.4      由式3.4可以看出,结构如图6所示过孔的传输时延为23.1ps。而对于普通FR4板材的微带线,1.6mm走线传输时延约为11ps,对于带状线约为12.5ps。通过计算可以看出相同长度的走线和过孔之间的时延相差是非常大的。因此对设计工程师来讲设计的时候尽量做到以下两点:     1)需要做等长的信号要尽量走同层,换层时需要注意总的长度要保持相等并且每层走线都需要等长。      2) 需要等长的信号走相同走线层可以保持过孔的时延一致,从而消除过孔时延不一致带来的影响。 
  • 热度 22
    2013-6-15 16:47
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    2013年7月4日,一博将在北京举办“ 高速高密电路设计的挑战与仿真解决方案 ”研讨会。 ( 一博科技拥有全球最大的专业PCB设计团队,专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设计 )   研讨会针对高速高密、DFM、SI展开以下相关专题的讨论,具体以现场授课为准: 高性能PCB设计 从同步开关噪声来优化电源设计 高速背板设计与仿真 - 10G背板案例 高速串行总线设计和仿真详解 我们真诚邀请所有关注电路信号完整性,高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。   会议日程安排: 2013-7-4 高速高密电路设计的挑战与仿真解决方案 13:30-13:45 登记 13:45-14:25 高性能PCB设计 14:25-15:25 从同步开关噪声来优化电源设计 15:25-15:40 茶歇 15:40-16:30 高速背板设计与仿真 - 10G背板案例 16:30-17:30 高速串行总线设计和仿真详解 17:30-17:45 总结,问题答疑,抽奖环节   时间: 2013年7月4日                   地点: 北京丽亭华苑酒店(金辉厅) 参与方式: 免费 联系人: 刘明明 申俊霞 TEL: 010-82781218、82893600、62960816           E-mail: shenjx@pcbdoc.com;liumingming@pcbdoc.com Mob: 13436809954 13240100115 MSN: shenjx@hotmail.com    
  • 热度 23
    2013-6-8 15:40
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      2013年6月27日, 一博 将在成都举办 “高速高密电路设计的挑战与仿真解决方案” 研讨会。 (一博科技拥有全球最大的专业PCB设计团队,专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设 计) 研讨会专注于高速高密电路设计、信号完整性仿真分析(SI)、DFM领域。针对高速高密、DFM、SI展开以下相关专题的讨论: 高性能PCB设计 从同步开关噪声来优化电源设计 高速串行总线设计和仿真详解 直流压降,电热联合仿真,去耦电容优化 我们真诚邀请所有关注电路信号完整性,高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。  
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    在《高速电路设计实践》的编写过程中,作者避免了纯理论的讲述,而是结合设计实例叙述经验,将复杂的高速电路设计,用通俗易懂的语言陈述给读者。