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以独特的可控功耗及信道性能加持 专为高性能计算、交换芯片、人工智能、机器学习、安全及光通信等领域量身定制 近日正式宣布推出其基于台积电 5nm 及 4nm 制程工艺的 112G PAM4 SerDes IP 全系列产品，该系列能够全面覆盖客户在高性能计算、交换芯片、人工智能、机器学习、安全及光通信等领域的广泛需求，包括：超长距（ LR+ ）、长距（ LR ）、中距（ MR ）、超极短距（ XSR+ ）以及极短距（ XSR ）。 Credo IP 产品业务开发助理副总裁 Jim Bartenslager 表示， “Credo 先进的混合信号以及数字信号处理（ DSP ） 112G PAM4 SerDes 架构均早已在台积电 12nm 制程工艺下完成研发并投片验证，且已成功应用于 Credo 全系列铜连接以及光连接解决方案产品之中。如今，我们将 Credo 独一无二的，为高速领域量身定制的 SerDes 技术移植到台积电 5nm 及 4nm 先进工艺节点，以求帮助我们的合作伙伴和客户能够更顺畅的升级其产品，无缝衔接的集成我们业界领先的 112G PAM4 IP 在其大型单片或多芯片模组（ MCM ）主芯片当中。 ” 图   SEQ Figure \* ARABIC 1 Credo SerDes IP 产品总览 OIP 生态系统开发负责人 Dan Kochpatcharin 表示： “ 很高兴 Credo 基于我们台积电 5nm 和 4nm 工艺设计新系列 112G PAM4 Serdes IP 。 Credo 这套既全面涵盖各种距离（ reach ）又具有功耗可编程功能的 IP ，能够满足计算、交换、人工智能、机器学习等众多领域的需求。 ” Credo 独特的软件可编程创新使架构能够逐车道优化功率和性能，进而使系统级性能得到更好的释放，达到更高标准。此新系列 112G PAM4 SerDes IP 旨在满足高速、数据密集型应用不断增长的数据需求。早期设计客户可立即通过联系 Credo 销售团队进行相关预定。 Credo N4-N16 112G SerDes 的生产、投片、设计套件可用性记录等均可通过台积电官网线上浏览。 Credo 先进的 SerDes 核心科技可以帮助硅芯片解决方案供应商及原始设备制造商（ OEM ）们针对新兴市场带来的机遇为其客户定制芯片解决方案，并同时满足对系统级的性能以及低功耗方面的要求。 Credo 所有的 IP 解决方案均会为客户提供评估板、仿真模型、特性报告、可靠性报告、设计库及全套支持文档。对此新系列 IP 感兴趣的客户请联系： sales@credosemi.com . 第 24 届中国国际光电博览会（ CIOE 2022 ）将于 2022 年 9 月 7-9 日在深圳国际会展中心举行，届时 Credo 将在该活动上展示并介绍其用于数据中心及 5G 基础建设等多种场景的光电连接解决方案。 Credo 的展位号为 6C21 ，欢迎业界同仁莅临参观或者预约会议交流。 关于 Credo Credo 成立于 2008 年，我们的使命是不断突破数据基础设施市场中每个有线连接的带宽壁垒，提供高速连接解决方案。 Credo 是提供安全、高速连接解决方案的创新者。随着整个数据基础设施市场对数据速率和相应带宽需求呈指数级增长， Credo 的解决方案可提供更低的功耗和更高的成本效用。 Credo 的创新在缓解系统带宽瓶颈的同时，降低了系统的功耗、提升了系统的安全性和可靠性。 Credo 的解决方案优化了以太网应用中的光电连接，服务于包括新兴的 100G （或 GB/s ）、 200G 、 400G 和 800G 端口市场。 Credo 的产品均基于 Credo 在串行化 / 解串行（ SerDes ）和数字信号处理器（ DSP ）上的专利技术。 Credo 的产品主要包括芯片、有源电缆（ AEC ）以及 SerDes Chiplet ； IP 解决方案主要为 SerDes IP 许可。

Altera CycloneIV SerDes 应用和仿真 KevinWan   基本原理 SerDes 是 SERializer 和 DESerializer 的英文缩写，即串行收发器。 Altera SerDes 的基本结构： n   PMA （ Physical media attachment ）：物理介质接入层，主要完成数据串并 / 并串转换，包含： IO 缓冲器（模拟电路）、数据时钟恢复（ CDR ）、数据串并 / 并串转换 serializer/deserializer (SERDES) 、可编程的预加重和均衡改善串行数据通道的性能。 n   PCS （ Physical coding sublayer ）：物理编码层，主要完成数据的编解码，数据缓冲， 8B/10B 编解码等。 各个部件的原理在其他博文中有介绍，大家可以参考： http://bbs.ednchina.com/BLOG_ARTICLE_3012346.HTM http://bbs.ednchina.com/BLOG_ARTICLE_3012285.HTM   硬件设计 RX 与 TX 管脚连接图： 电源和校验部分连接：   Modelsim 仿真 仿真方法同另一篇博文，这里就不再详细介绍了： http://bbs.ednchina.com/BLOG_ARTICLE_3018611.HTM SerDes 的仿真波形图 自环测试结果： Serdes 复位时序图： Serdes 输入输出图： 整体的仿真图：   代码设计和硬件调试          代码设计主要注意 SerDes 的各个部分复位的顺序，以及检测 K 码等。 自环 SignalTap 图：    

Serial communication has long been an effective means of transmitting data with a minimum set of wires across long cables and different media. The serial data links that are in use vary in both transmission speeds and protocols. New serial protocols are constantly being brought to market. FPGAs with embedded SERDES blocks coupled with reconfigurable logic are effective in handling a wide range of serial communication protocols. FPGA blocks typically embed high-speed analogue SERDES blocks that work within a fixed range of data rates. Because of internal PLL operating range limitations, the lower cut-off data rate with these high-speed SERDES blocks is typically around 1,000 Mbit/s. However, there are several serial protocols that operate below that. Take the commonly used IEEE1394 protocol that extends its operating data rate from 400 Mbit/s to 3.2 Gbit/s. To support the lower data rates of such protocols, an oversampling technique can be used. In this technique, each data bit is sampled in multiple clock cycles before being transmitted. For instance, to transmit a 400 Mbit/s data rate over a serial link that supports 1 Gbit/s or above, each bit can be sampled three times and spread over three clock cycles. This is called 3x oversampling. Using this technique, lower data rates can be transmitted while the SERDES PLL continues to run within its valid operating range. On the receiver side of the SERDES, after the clock data recovery (CDR) unit locks on to the incoming data stream and starts to recover received data, the receiver side of the logic in the FPGA looks for transitions in the received data bits. When a transition between a 1 and a 0 is initially found, the received bits from that point onward are downsampled, and the oversampled data is brought back to the original rate. In the 3x oversampling example, three consecutive 1s are downsampled to a single 1 bit, while three consecutive 0s are downsampled to a single 0 bit. When using this technique, the CDR unit is still performing clock and data recovery. In some FPGA oversampling techniques, the CDR is providing only a high-speed sampling clock to the FPGA. The FPGA must then determine the edge boundaries of the multiple samples of bits of data. Due to the asynchronous nature of the data to the high-speed sampling clock, the oversampling must be done at least five times the data rate clock. By using the CDR unit to recover the data and create a synchronous sampling clock, the FPGA clock rate can remain at three times the data rate, thereby keeping the power down for the entire interface. Most serial protocols use comma characters for alignment along with 8b/10b or other encoding methods. On the transmit side, the oversampling should be performed after inserting comma characters and on the encoded data stream. On the receive side, the comma detection and aligner circuits need to be employed after downsampling the received data. Such a setup is possible while using FPGAs that employ SERDES blocks with reconfigurable logic. The SERDES can be used to transmit serial data rates across wide ranges, while the FPGA logic can be used for oversampling and other functions. Have you used these techniques or others in your designs? Please share your experiences in the comments below. Chowdhary Musunuri is Director for Engineering Solutions, SoC Product Group at Microsemi .  

Altera SerDes组件介绍之 8B/10B编解码 1.      8B10B基本概率 8B/10B，也叫做8字节/10字节或8B10B。8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。 8b/10b编码的特性之一是保证DC 平衡（DC Balance），采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“1”或“0”后必须插入一位“0”或“1”，从而保证信号DC平衡，它就是说，在链路超时时不致发生DC失调。通过8b/10b编码，可以保证传输的数据串在接收端能够被正确复原，除此之外，利用一些特殊的代码( 在PCI-Express总线中为K码) ，可以帮助接收端进行还原的工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。通过以上各种措施，8B／10B编码方式能够确保数据在高速传输过程中正确传送和识别。 8b/10b编码是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别成为一组4位的代码和一组6位的代码，从而组成一组10位的数据发送出去。相反，解码是将1组10位的输入数据经过变换得到8位数据位。数据值可以统一的表示为DX.Y或KX.Y，其中D表示为数据代码，K表示为特殊的命令代码，X表示输入的原始数据的低5位EDCBA，Y 表示输入的原始数据的高3位HGF。 8b/10b编码是目前许多高速串行总线采用的编码机制，如 USB3.0、1394b、Serial ATA、PCI Express、Infini-band、Fiber Channel、RapidIO等总线或网络等。 8B／10B编码器，首先系统接收外部发送的8B并行数据，在8B／10B编码模块中完成编码后，再通过10B数据并串转换模块生成利于传输的10B串行信号。这样8B／10B编码模块和10B并串转换模块构成8B／10B编码器。编码端发送的10B串行信号经过传输线路传输后被lOB数据串并行转换模块所接收，转换完成的10B并行数据再通过10B／8B解码模块解码完成后即是还原后的原始数据。这样10B串行数据到10B并行数据转换模块和10B／8B解码模块就构成了10B／8B解码器。 8B／10B编解码器通常有两种设计方法：一种是用查找表直接将8位信号映射成10位信号，该方法是采用存储器存储所有可能出现的码组，再将输入码组转换为存储地址，找出对应的编解码。这种方法逻辑简单，开发时间很短；另一种是通过逻辑运算直接实现编解码功能，其优点是明显减小内部使用面积，但逻辑关系复杂。从系统优化考虑把1节8 bit字节拆分成3 bit和5 bit，然后在极性偏差RD(Running Dis-parity)控制器的控制下以并列方式编解码。这种方法的组合逻辑实现可以简化码表，减小电路板的面积，有效提高编码工作速度，同时由于电路板的面积减小，功耗显著降低。 8B/10B编码方式存在有趣的特色：总输出为10位，其中’0’和’1’出现的次数仅仅有以下三种场合： 2  5个’0’和5个’1’ 2  4个’0’和6个’1’ 2  6个’0’和4个’1’ “不均等性（Disparity）”：就是指10个位中’1’和‘0’出现的差值。换句话说，8B/10B编码的Disparity仅有‘+2’（6个）‘+0’‘-2’ 2  ‘+2’ ：4个’0’和6个’1’ 2  ‘+0’ ：5个’0’和5个’1’ 2  ‘-2’ ：6个’0’和4个’1’ 8B/10B编码中：数据码表示为：Dx.y，控制代码表示为：Kx.y。 一个字节为8位，分别为5个LSB和3个MSB。5个LSB为x，3个MSB为y，举例：D0.0 = 000 00000  D6.2 = 010 00110。 由于高速串行流是连续地将数据从发送端往接收端逐次地传输过去，每一个数据的编码会随着前面送出数据不停累积“不均等性”的状态而产生正确的位 映射关系，所以这个依靠做为判断的状态就被称为“Running Disparity”。实际上可以将它视为一个判断标志（Flag），因此“Running Disparity”也仅会出现两种状态，分别是“+1”与“-1”，分别代表位1比位0多或位0比位1多。如此一来，整个冗长数据串的编码就可以被限制 在约定的范围之内。 2.      Altera 8B10B模块功能 Ø  Altera K码含义： Ø  模块端口分布图： n  可以旁路掉。 n  Tx_forcedisp和tx_dispval一起使用，强制进行正或者负校验。 n  Tx_incpolarity对于差分走线交换的情况，‘1’翻转数据极性 Ø  端口说明： Kin ： 高电平输入代表是命令输入，低电平表示数据输入 3.      Altera 8B/10B仿真说明

  Altera SerDes组件介绍之字节串化器（Byte Serializer）     字节串行器平分输入数据位宽，在满足最大FPGA 架构频率限制的同时，实现了发送通道在更高的数据速率下运行。在那些超过最大FPGA 架构收发器接口时钟频率限制的配置中，该模块是必需的，反之是可选的。 n  可以旁路，在FPGA收发器接口频率高于接口最大旁路时使用，当运行速率是FPGA发送器接口时钟频率的两倍的时，输出数据宽度是输入的一半。 字节串化器有两种模式： n  单位宽 Ø  16/20位的数据输入—8/10位数据输出 Ø  所有的器件都支持 n  双位宽 Ø  32/40位数据输入—16/20位数据输出 Ø  器件支持：ArriaII GX Stratix IV V n  字节串化器模式决定通道的最大数据速率 把输入数据分为两部分，解决在高数据率时的FPGA最高频率的限制。 n  Without Byte Serializer      ：3.125G/10 = 312.5MHZ n  Within Byte Serializer        ：3.125G/20 = 156.25MHZ