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高码率QPSK全数字接收机关键技术研究高码率QPSK全数字接收机关键技术研究关键字：基带采样载波脉冲由于具有较好的频带利用率和抗噪声性能，QPSK已成为一种在测控和通信领域广泛使用的数字调制方式。随着软件无线电的不断发展，直接中频数字解调已变得越来越容易，而时钟同步和载波同步是解调的关键问题。因而在全数字接收机中，同步过程通常通过算法在FPGA或DSP中实现，其通用性、互换性和移植性较强。1QPSK全数字接收机结构QPSK调制信号是抑制载波的信号，无法用常规的锁相环或窄带滤波器直接提取参考载波，但其载波相位变化只能提取有限的几个离散值，因而可通过非线性处理恢复载波信号，从而完成相干解调。图1是QPSK全数字接收机的框图，首先中频信号经抗混叠滤波后进入A/D变换器采样。在满足奈奎斯特采样定理的条件下，应尽可能提高采样率，以获得较高的采样信噪比，同时，模拟抗混叠滤波器也更易于实现。数字下变频将中频信号搬移至零频，得到基带的I(In-phase)，Q(Quadrature)信号。由于采样率相对于信号带宽较大，因此需要进行抽取，降低数据率到一个合适的程度，以便于后续的信号处理。假设下变频及抽取后的复基带信号为：[pic]其中，an是传输的数据，g(t)是系统脉冲响应，除去码元信息an后还存在3个未知参数：时钟误差ε，载波相位误差θ0和载波频偏△f。这3个参数的分布是随机的，只有恢复了这3个参数，an才能被正确地估计出来。[pic]具体实现上要求解调的本振频率振……

全数字锁相环的设计通信与计算机■北京润光泰力科技有限公司谢程宏全数字锁相环的设计摘要：本文在说明全数字锁相环的基础上，提出了一种利用ＦＰＧＡ设计一阶全数字锁相环的方法，并给出了关键部件的ＲＴＬ可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；ＤＰＬＬ；ＦＳＫ；ＦＰＧＡ引言锁相环（ＰＬＬ）技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环（ＤＰＬＬ）与传统的模拟电路实现的ＰＬＬ相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需Ａ／Ｄ及Ｄ／Ａ转换。随着通讯技术、集成电路技术的飞速发展和系统芯片（ＳｏＣ）的深入研究，ＤＰＬＬ必然会在其中得到更为广泛的应用。这里介绍一种采用ＶＥＲＩＬＯＧ硬件描述语言设计ＤＰＬＬ的方案。器（ＥＣＰＤ），本设计中采用异或门（ＸＯＲ）鉴相器。异或门鉴相器比较输入信号Ｆｉｎ相位和输出信号Ｆｏｕｔ相位之间的相位差Фｅ＝Фｉｎ－Фｏｕｔ，并输出误差信号Ｓｅ作为Ｋ变模可逆计数器的计数方向信号。环路锁定时，Ｓｅ为一占空比５０％的方波，此时的绝对相为差为９０°。因此异或门鉴相器相位差极限为±９０°。异或门鉴相器工作波形如图２所示。Ｋ变模可逆计数器Ｋ变模可逆计数器消除了鉴相器输出的相位差信号Ｓｅ中的高频成分，保证环路的性能稳定。Ｋ变模可逆计数器根据相差信号Ｓｅ来进行加减运算。当Ｓｅ为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉……

全数字FM接收机DesignofAllDigitalFMReceiverCircuitNursaniRahmatullahMarch2005TableofContentsTableofContents............................................................................................................iTableofFigures.............................................................................................................ii1.Introduction............................................................................................................12.ArchitectureDescription........................................................................................12.1PhaseDetector...............................................................................................12.2LoopFilter...........................................................................……

智能全数字锁相环的设计智能全数字锁相环的设计页码，1/3主页可编程逻辑器件中文网站参考设计开发软件推荐使用1024x768分辨率应用文章PLD论坛新手入门设计进阶HDL语言PLD厂商欢迎来到可编程逻辑器件中文网站!www.PLD.com.cn作者：中国矿业大学郑红党来源：中国电子网智能全数字锁相环的设计摘要：在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。关键词：全数字锁相环数字环路滤波器数字单稳态振荡器1引言数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频同相。所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框图见图1示。当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。2K计数器的参数设置74297中的环路滤波器采用了K计数器。其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。K计数器中K值的选取需要由四根控制……

日本FPGA设计竞赛得奖报告，全数字FM接收机,日本FPGA设计竞赛得奖报告，全数字FM接收机……