全数字锁相环的设计通信与计算机 ■ 北京润光泰力科技有限公司　　谢程宏 全数字锁相环的设计 摘　　　要 ： 本文在说明全数字锁相环的基础上， 提出了一种利用ＦＰＧＡ设计一阶全数字锁相环的方法， 并 给出了关键部件的ＲＴＬ可综合代码， 并结合本设计的一些仿真波形详细描述了数字锁相环的工 作过程， 最后对一些有关的问题进行了讨论。 关键词 ：全数字锁相环；Ｄ Ｐ Ｌ Ｌ；Ｆ Ｓ Ｋ；ＦＰＧＡ 引言 锁相环（ＰＬＬ）技术在众多领域 得到了广泛的应用。 如信号处理， 调制解调， 时钟同步， 倍频， 频率 综合等都应用到了锁相环技术。 传 统的锁相环由模拟电路实现， 而全 数字锁相环（ＤＰＬＬ）与传统的模拟 电路实现的 ＰＬＬ相比， 具有精度高 且不受温度和电压影响， 环路带宽 和中心频率编程可调， 易于构建高 阶锁相环等优点， 并且应用在数字 系统中时， 不需Ａ／Ｄ及 Ｄ／Ａ转换。 随 着通讯技术、 集成电路技术的飞速 发展和系统芯片（ＳｏＣ）的深入研究， ＤＰＬＬ 必然会在其中得到更为广泛 的应用。 这里介绍一种采用 ＶＥＲＩＬＯＧ 硬件描述语言设计 ＤＰＬＬ的方案。 器（ＥＣＰＤ），本设计中采用异或门 （ＸＯＲ）鉴相器。 异或门鉴相器比较 输入信号Ｆｉｎ相位和输出信号Ｆｏｕｔ相 位之间的相位差Ф ｅ＝Ф ｉｎ－Ф ｏｕｔ， 并 输出误差信号Ｓｅ作为Ｋ变模可逆计 数器的计数方向信号。环路锁定 时， Ｓｅ为一占空比 ５０％的方波， 此 时的绝对相为差为９０°。 因此异或 门鉴相器相位差极限为±９０°。 异 或门鉴相器工作波形如图２所示。 Ｋ 变模可逆计数器 Ｋ变模可逆计数器消除了鉴相 器输出的相位差信号Ｓｅ中的高频成 分， 保证环路的性能稳定。 Ｋ变模 可逆计数器根据相差信号Ｓｅ来进行 加减运算。 当Ｓｅ为低电平时， 计数 器进行加运算， 如果相加的结果达 到预设的模值， 则输出一个进位脉 ……