智能全数字锁相环的设计智能全数字锁相环的设计 页码，1/3 主 页 可编程逻辑器件 中文网站 参考设计 开发软件 推荐使用1024x768分辨率 应用文章 PLD论坛 新手入门 设计进阶 HDL语言 PLD厂商 欢迎来到可编程逻辑器件中文网站! www.PLD.com.cn 作者： 中国矿业大学 郑红党 来源： 中国电子网 智能全数字锁相环的设计 摘要： 在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相 状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内 正常工作并且提高输出频率的质量。 关键词： 全数字锁相环 数字环路滤波器 数字单稳态振荡器 1 引言 数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路 技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于 FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。 锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来 调整振荡器的频率，以达到与输入信号同频同相。所谓全数字锁相环路(DPLL)就是环路部件全部数字化，采用 数字鉴相器（DPD）、数字环路滤波器(DLF)、数控振荡器(DCO)构成的锁相环路，其组成框图见图1示。 当锁相环中的鉴相器与数控振荡器选定后，锁相环的性能很大程度依赖于数字环路滤波器的参数设置。 2 K计数器的参数设置 74297中的环路滤波器采用了K计数器。其功能就是对相位误差序列计数即滤波，并输出相应的进位脉冲或是借 位脉冲，来调整I/D数控振荡器输出信号的相位（或频率），从而实现相位控制和锁定。 K计数器中K值的选取需要由四根控制……