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作者：Philipp Jacobsohn，SmartDV首席应用工程师 Sunil Kumar，SmartDV FPGA设计总监 本文从数字芯片设计项目技术总监的角度出发，介绍了如何将芯片的产品定义与设计和验证规划进行结合，详细讲述了在FPGA上使用IP核来开发ASIC原型项目时，必须认真考虑的一些问题。文章从介绍使用预先定制功能即IP核的必要性开始，通过阐述开发ASIC原型设计时需要考虑到的IP核相关因素，用八个重要主题详细分享了利用ASIC所用IP来在FPGA上开发原型验证系统设计时需要考量的因素。 本篇文章是SmartDV数字芯片设计经验分享系列文章的第一篇，作为全球领先的验证解决方案和设计IP提供商，SmartDV的产品研发及工程应用团队具有丰富的设计和验证经验。 在国产大容量 FPGA 新品不断面市的今天， SmartDV 及其中国全资子公司“智权半导体”愿意与国内 FPGA 芯片开发商合作，共同为国内数字芯片设计公司开发基于本地 FPGA 的验证与设计平台 。 明了设计需求 半导体IP核提供商支持复杂的ASIC项目，其中一些项目在时钟速度、片芯面积占用、功耗、可靠性、功能安全和可重用性方面有极高的要求，所有这一切都带来了对半导体IP这种预先定制的电路部件的很高期望。一旦有人决定自己不去开发某项功能，而是通过合作伙伴获得该功能，都会将购买该组件的功能视为必然结果。如果所使用的IP核来自诸如SmartDV这类信誉良好的供应商，该过程将顺利进行。 由于同一IP核的最终应用领域可能完全不同，因此IP核提供商必须将所有可能的应用领域考虑在内，以避免让客户失望。例如像MIPI CSI-2接收器/发射器IP或USB接口这样的预定制功能，在用于一款已经被销售数百万次的消费性产品中时，它的要求就与该功能被用于数量有限的喷气战斗机这样的“热点领域”有所不同。 对一位用户来说，成功的产品定义可能是片芯面积的缩小。而对另一位用户来说，它也可能意味着即使在恶劣的运行条件下，也可以实现最低的功耗或最高的可靠性。在大多数情况下，还有另外一个关键点需要考虑。IP核不仅应该只在ASIC上“实现功能”，而且还可用作基于FPGA的原型设计的一部分。众所周知，在开发ASIC的过程中需要非常谨慎，但遗憾的是，我们常常低估了FPGA也需要非常特别的关注，并且还有其独特的集成方式。 SmartDV 的部分已获车规或航规认证的设计 IP 和 VIP 坦率地来讲，将ASIC IP核移植到FPGA中并不是一件容易的任务，但如果这个过程有条不紊，成功是可以实现的！本文全面讲述了将ASIC IP核移植到FPGA中时必须考虑到的所有要点，并通过使用SmartDV的USB3.2 Gen2x1 Device IP实例来进一步说明这些要点。 对于芯片设计工程师的关键价值 • 将一款IP核部署到ASIC和FPGA两种架构中具有挑战性，但值得一试。 • 将ASIC IP移植到FPGA中时，需要考虑的相关因素包括在需求、性能、时钟、功能等方面的差异。 • 最佳的芯片设计解决方案是用FPGA来作为原型工具，以及它和经过流片验证的IP核的结合，以保证正确无误地实现设计。 • 无论目标是ASIC还是FPGA，快速且成功完成项目的一个关键因素是涉及该项目的专家团队的经验水平，因此选择一个可靠的IP合作伙伴也是设计团队取得成功的又一关键！ 使用预先定制功能即 IP 核的必要性 集成电路设计团队的最终目标是能够更快速地交付一款有效用的最终产品，以便于不错过更早进入市场的机会，并确保在竞争对手面前建立自己的竞争优势。多年来，使用IP核一直是最大限度地缩短复杂电路的开发时间，以及减少验证电路组件所需工作量的一种通用方法。 使用预先定制的电路组件消除了“重新创造轮子”的需要，但是IP核需要能够在提高可靠性和避免错误这两个方面之外提供额外的优势，因为它们（通常）已经被其他工程师们部署在其项目中。一段时间以来，业内已经用了一个恰当的术语“左移”来描述这一现象，即在产品生命周期的早期阶段就执行测试。从产品规格的创建到ASIC模块设计的流片，时间窗口在整个时间轴上都朝着项目开始的方向移动。 同样，在设计过程中使用FPGA早已被确立为一种标准方法，以便能够在可提供ASIC之前就对数字电路进行测试。这个理念导致了使用一个现成可用的、可重新编程或可重新配置的FPGA硬件组件来以实时速度运行设计，以在设计流程的早期阶段检测出错误。 与最终的ASIC相比，FPGA绝不是成本低廉的解决方案，但它可为设计团队带来实实在在的价值，从而支持设计团队去有效地发现在电路创建过程中已经产生的错误，这些错误无法通过仿真或其他基于软件的验证方法检测到。通过扩展，它还支持在验证过程中发现和消除缺陷。 此外，在ASIC芯片开始供货之前，通常希望有一个可用的功能平台，以便能够在开发硬件的同时，去实现和测试运行所需的软件和固件。因此，可以安全地假设IP核的使用和FPGA的使用都是经过验证的电路实现和验证方法，其应用不会造成任何困难。然而，实际设计过程也经常是“细节决定成败”。 面向 ASIC 原型验证的 IP 核考量因素 实际上，提供一款IP并将其无缝地用于ASIC和FPGA是一项极具挑战性的任务。在本节中，我们将讨论在考虑原型设计任务时就开始出现的最普遍的问题。 原型设计：各种考量因素的总体概述 主题 1 ：一款原型和最终 ASIC 实现之间的要求有何不同？ 主题 2：当使用FPGA进行原型设计时会立即想到哪些基本概念？ 主题3：在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到哪些困难？ 主题4：为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改？ 主题5：我们如何确保在FPGA上实现所需的性能？ 主题6：在时钟方面必须加以考量的因素有哪些？ 主题7：如果目标技术是FPGA，而不是ASIC，那么需要如何测试IP核的功能？ 主题8：设计团队还应该牢记什么？ 图1：在电路设计中嵌入IP核经常被误解为与搭乐高®积木的原理相同，其中的道理就是简单地组装预先定制的构建模块——然而在实际工作中，这只说出了事实的一半（图片来源：iStock/Getty Images） 认为只需要将打算实例化的IP模块和集成该模块的实例之间的物理接口进行匹配就行的这种理念就是不现实的。为了能够成功地集成预先定制的电路功能，需要考虑更多的问题。 事实上，嵌入IP核远非易事！有各种各样的参数可能需要调整：例如，必须确保时钟信号与频率匹配，还必须特别注意复位的分布规律。输入和输出信号必须与电路的其余部分同步；甚至可能需要应用带有延迟的时钟和数据信号。IP核的集成也改变了整个系统的延迟，额外的功能也影响电路的时序行为，逻辑门利用以及诸如存储单元的使用等等。 事实是一款IP核必须为不同的目标架构提供相同的功能——例如，来自不同制造商的ASIC和FPGA产品，它们具有不同的工艺节点和结构，这给功能实现的质量提出了特殊挑战；同时，也对IP供应商用于验证和物理确认电路功能的方法提出了特殊挑战。 主题 1 ：一款原型和最终 ASIC 实现之间的要求有何不同？ 通常，与基于FPGA的原型设计相比，在ASIC设计的后期会提出各种不同的要求。例如，除了提供实际的电路功能之外，ASIC规范的主要关注点可以是降低功耗，也可能是占用最小的片芯面积，甚至是实现最高的时钟频率。此外，必须提供测试结构方案来支持功能测试，重点是能识别已流片的ASIC的物理缺陷。 所有这些要求都与在原型设计期间如何在FPGA中使用IP几乎无关，进一步的解释如下所述： • 片芯面积占用（使用逻辑门数量）在原型设计中扮演着次要的角色。当然，我们希望所使用的FPGA器件的复杂度越低越好，这样原型的性价比更高且可减少总体支出。然而，在许多情况下，从一开始就有一个“尽可能大”的可重构的模块是非常明智的，这样就能够覆盖可能导致面积占用量增加的电路变化，而不需要在原型设计进行期间将FPGA器件切换到更复杂的FPGA。切换很可能需要重新设计，或者在使用预先定制的FPGA开发板的情况下，重新购买一个基于FPGA的原型验证平台。 • 功耗对于一个目标仅为实现单一功能的原型设计来说根本不重要，但是开发人员也期望部署专为ASIC降低功耗开发的方法，并将其包含在原型设计中则可能是明智的做法。关于该话题的更详细的讨论，可以在接下来的主题8的答案下找到：我们还应该牢记什么？ • ASIC RTL可能包含测试结构，以实现数字部件的大规模量产测试，目的是找出有缺陷的单元。为了支持相关的测试，需要实现测试结构。然而，这些类型的测试结构通常不在FPGA中实现，因为根本不需要它们。FPGA组件已经经过了充分的测试。 本系列文章的目标是全面分享如何利用 ASIC IP来实现完美的FPGA验证原型的经验，本篇在讲述了如何了解ASIC IP与FPGA验证原型的区别并提前做相应规划之后，还将详细介绍与之相关的另外七大主题。下一篇将介绍使用FPGA进行原型设计时会立即想到哪些基本概念？在将专为ASIC技术而设计的IP核移植到FPGA架构上时通常会遇到哪些困难？以及为了支持基于FPGA的原型，通常需要对ASIC IP核进行哪些更改？欢迎关注SmartDV全资子公司“智权半导体”微信公众号继续阅读。 最后，SmartDV在相关介绍和分析之后，还提供实际案例：用基于FPGA的方法来验证USB 3.2 Gen2x1 Device IP USB 3.2 Gen2x1 Device IP：实现、验证和物理验证 USB 3.2 Gen2x1 Device IP的实现挑战 关于作者 Philipp Jacobsohn Philipp Jacobsohn是SmartDV的首席应用工程师，他为北美、欧洲和日本地区的客户提供设计IP和验证IP方面的支持。除了使SmartDV的客户实现芯片设计成功这项工作，Philipp还是一个狂热的技术作家，乐于分享他在半导体行业积累的丰富知识。在2023年加入SmartDV团队之前，Philipp在J. Haugg、Synopsys、Synplicity、Epson Europe Electronics、Lattice Semiconductors、EBV Elektronik和SEI-Elbatex等担任过多个管理和现场应用职位。Philipp在瑞士工作。 Sunil Kumar Sunil Kumar是SmartDV的FPGA设计总监。作为一名经验丰富的超大规模集成电路（VLSI）设计专业人士，Sunil在基于FPGA的ASIC原型设计（包括FPGA设计、逻辑综合、静态时序分析和时序收敛）和高速电路板设计（包括PCB布局和布线、信号完整性分析、电路板启动和测试）等方面拥有丰富的专业知识。在2022年加入SmartDV团队之前，Sunil在L&T Technology Services Limited担任过项目经理和项目负责人职位。Sunil在印度工作。 关于智权半导体 智权半导体科技（厦门）有限公司是SmartDV Technologies™在华设立的全资子公司，其目标是利用SmartDV全球领先的硅知识产权（IP）技术和产品，以及本地化的支持服务来赋能中国集成电路行业和电子信息产业。目前，SmartDV在全球已有300家客户，其中包括十大半导体公司中的七家和四大消费电子公司。 通过将专有的SmartCompiler™技术与数百位专家工程师的知识相结合，SmartDV可以快速、经济、可靠地定制IP，以实现您独特的设计目标。因此，无论您是为下一代SoC、ASIC或FPGA寻找基于标准的设计IP，还是寻求验证解决方案（VIP）来测试您的芯片设计，您都会发现SmartDV的IP非常容易集成，并在性能上可力助您的芯片设计实现差异化。 了解更多关于SmartDV和智权半导体的信息，请浏览：www.smart-ip.cn，或发邮件到： chinasales@smart-ip.cn

作者：郭道正， A chronix S emiconductor 中国区总经理 在日前落幕的“中国集成电路设计业 2023 年会暨广州集成电路产业创新发展高峰论坛（ ICCAD 2023 ）”上， Achronix 的 Speedcore ™嵌入式 FPGA 硅知识产权（ eFPGA IP ）受到了广泛关注，预约会议、专程前往或者驻足询问的芯片设计业人士的数量超过了往届，表明了越来越多的国内开发者正在考虑为其 A SIC 或 S oC 设计添加高性能 e FPGA 逻辑阵列。 众多潜在用户的需求，反映了当前各行各业都在加速导入智能化技术，并利用 eF PGA 来在其 A SIC 或 S oC 中添加硬件数据处理加速功能，并为不断演进的算法或者标准保留可编程性。 S peedcore eFPGA IP 包括了查找表、存储器、数字信号处理器（ DSP ）和机器学习处理器（ MLP ）等构建模块。它们都采用了模组化的结构设计，以支持客户根据其客制化终端系统的需求，来量身定制相应的资源组合。 Achronix 的 Speedcore IP 以 GDSII 格式提供，同时提供相应的文档，以支持设计师将 Speedcore eFPGA 实例集成到其特有的 ASIC 之中。 Achronix 还提供配套的 ACE 设计工具，用于编译针对 Speedcore eFPGA 的设计。目前， S peedcore eFPGA IP 已被全球数十家领先的科技企业采用，总的出货量超过了 1500 万。 简要功能介绍 由于 Speedcore eFPGA 是一款嵌入式 IP ，因此它被设计为整个 A SIC 的一个单元组件，被 A SIC 的其他完全定制的单元模组所包围（见下图）。 Speedcore eFPGA 包括以下功能 : ·可编程内核逻辑阵列，具有客户自定义的功能 ·内核 I/O 环 · FPGA 配置单元（ FCU ） ·配置存储器（ CMEM ） ·用于调试和编程的接口 ·用于测试的接口（ DFT ） 核心资源介绍 通过选择下列每种资源的数量，就可以定义一个定制 Speedcore eFPGA IP 的功能： ·逻辑 - 6 输入查找表（ LUT ），加上集成的快速加法器 ·逻辑 RAM - 两种选择： ·用于 LRAM2k 的每个存储器单元的容量最多可达 2Kb ，其中包括与 MLP 紧耦合的存储器 ·用于 LRAM4k 的每个存储器单元的容量最多可达 4Kb · Block RAM - 两种选择： ·用于 BRAM20k 的每个存储器单元的容量最多可达 20Kb ·用于 BRAM72k 的每个存储器单元的容量最多可达 72Kb ，包括与 MLP 紧 耦合的存储器 · DSP64 - 每个单元模块有一个 18 x 27 乘法器、 64 位累加器和 27 位预加法器 · MLP - 机器学习处理器（ MLP ）模块，包含乘法器、加法器、累加器和紧耦合存储器（包括 BRAM72k 和 LRAM2k ） 交付与应用价值 由于 Achroni x 采用了根据客户需求来定制 GDS II 的商业模式，每个 Speedcore eFPGA 实例的资源模块的数量和组合都是基于客户需求来搭配提供。 Achron ix 的 Speedcore eFPGA IP 可用于台积电（ TSMC ）的 16FF+ 、 16FFC 、 12FFC 、 7nm 、 5nm 和 3nm 工艺技术节点，也可以移植到其他工艺节点上。 在 A SIC 或者 SoC 中嵌入 Speedcore eFPGA 将带来诸多好处，与一款独立的 FPGA 芯片相比， Speedcore eFPGA IP 提供了以下优点： · 降低功耗多达 75% ·节省 90% 的成本 ·延迟缩短到 1/100 ，同时带宽提高了 10 倍。 因此， Sp eedcore eFPGA 具有极高的应用价值。 开发与编程 Achronix 是唯一一家可以同时大批量生产并交付 eFPGA IP 和独立 FPGA 芯片的公司，而且它们都采用同一套 A CE 开发工具来支持。设计人员可以 100 ％确信 Speedcore eFPGA IP 将会正常工作，因为它在 A chronix 的 S peedster 系列独立 FPGA 芯片中已得到了全面的验证，并且经过了大量的流片验证。 由于 S peedcore eFPGA IP 采用的是与 A chronix 的独立 F PGA 芯片和搭载 Achronix Speedster7t FPGA 芯片的 V ectorPath 加速卡相同的工具，开发人员可以先在这些独立 F PGA 芯片或者加速卡上完成设计，然后再移植到 S peedcore eFPGA 上。客户可以选择以下所列配置接口中的一项或多项组合来进行编程： · JTAG ·并行 CPU （ x1 、 x8 、 x16 、 x32 、 x128 数据宽度模式） ·串行闪存（ 1 个或 4 个闪存器件） · 128 位 AXI 总线 总结与展望 Achronix 的 Speedcore eFPGA IP 保持了高端 F PGA 的性能，最高运行频率可达 750MHz ，典型的运行频率也可以达到 300MHz-500MHz ，可以为 A SIC 或者 S oC 提供高性能硬件加速，是诸多智能化应用和边缘计算的理想选择，因而被领先科技企业选择用于通信基础设备、网络加速、智能驾驶和金融科技等多种应用中。 从我们在 ICCAD 2023 上与客户的交流来看，一些领先的国内系统公司和芯片设计企业已经认识到 e FPGA 的优点与价值，并进一步在探讨与 A chronix 进行基于 e FPGA 的 c hiplet 等新的合作模式。因此，我们可以展望在未来几年中，集成了 S peedcore 等 eFPGA 的 A SIC 或者 S oC 将是智能化和高速网联等领域内 芯片设计企业的一条重要的创新之道。 联系本文作者，请发送邮件到：dawson.guo@achronix.com

对于现代电气工程来说，专用集成电路（ ASIC ）形成了一组多样化的集成电路（ IC ），帮助设计师优化复杂的电子设备。 曾经有一段时间，分立元件（主要是电阻器、电容器、电感器、晶体管和二极管）足以满足许多电气设计项目的需要。如今，很少能看到一块电路板没有至少一个 IC ，而且电路板上布满各种形状和尺寸的 IC 也很常见。 IC 在现代电气工程中的巨大普及与工程师可以轻松找到、评估、购买和实施的大量微芯片密切相关。然而，现成的 IC 有时无法提供通往优化解决方案的直接途径，在这种情况下，工程师可能会考虑使用 ASIC 。 什么是专用集成电路？如何定义专用集成电路？ 没有关于 ASIC 确切含义的官方声明，而且许多电子专业人士可能并不总是就 ASIC 到底是什么或特定组件是否应归类为 ASIC 达成一致。定义是 ASIC 的一个很好的起点： “使用基于单元的技术为特定客户、应用或市场设计的集成电路，其中必要的功能块从单元库中提取、互连和仿真以提供所需的系统功能和性能水平。该定义不包括使用传统“定制”设计技术设计的 IC 。” 该定义的第一部分 ——为特定客户、应用或市场设计的 IC ——是对该术语的更广泛且可能更普遍的理解。但是，定义的第二部分很有帮助，因为它将“ ASIC ”与简单的“定制 IC ”区分开来。如果 ASIC 与定制 IC 相同，为什么我们需要 ASIC 这个术语？ 完整定义将 ASIC 标识为提供定制功能但不需要完全定制设计过程的 IC 。相反，定制功能是通过类似于 PCB 设计的过程实现的。在绘制原理图时，我们会从库中取出元件并将它们互连，有时我们会通过仿真来验证部分原理图。对于 ASIC ，设计人员从库中获取功能块，将它们互连，并通过仿真验证功能和性能。 例如，图 1 显示了一个 ASIC ，它结合了标准数字信号处理器 (DSP) 内核和客户预期应用所需的附加电路。 图 1 带有 DPS 的 ASIC 示例 ASIC 中的“特定应用”是什么意思？ ASIC 中的“特定应用”一词可能有些误导。在当前的电气工程用语中，“应用”通常是指电气设备的实际用途。换句话说，电气设备的应用回答了以下问题：什么样的有用工作这个设备是用来执行的吗？ 例如，在他关于滤波器的介绍性文章中， Nick Davis 解释说滤波器应用包括无线电通信、直流电源和音频电子设备。这意味着滤波器电路在旨在实现无线通信、生成可靠电源电压或再现高质量声音的模块或系统中非常有用。 事实证明，专用集成电路通常并不特定于特定应用，或者至少它们不限于特定应用。例如，一个高度集成的数据转换器 ASIC 可能主要是为医学成像应用而设计的，但同样的设备完全有可能同样适用于工业视频处理或多通道汽车传感器网络。我们甚至可以想到一些更通用的东西，例如片上系统 (SoC) ASIC ，它最初是为智能手机设计的，但包含了足够的功能，可以在各种应用中取得成功。 因此，我认为术语特定于任务的集成电路 (TSIC) 或特定于功能的集成电路 (FSIC) 会更准确。不过， TSIC 和 FSIC 肯定不会像 ASIC 那样顺口溜。一般来说， ASIC 的设计使得一个芯片可以有效地执行特定的任务组合。即使特定应用程序最初需要这种任务组合，也可能存在各种其他应用程序，在这些应用程序中，这种 ASIC 将是现成 IC 的有效且理想的替代品。 ASIC 设计周期 即使借助单元库中的功能块，设计和验证定制 IC 也不是一件容易的事。如果设计人员无法在现成的 IC 中找到所需的功能或性能，第一个解决方案通常是“继续寻找”。如果困难仍然存在，可编程逻辑—— 现场可编程门阵列 (FPGA) 或复杂可编程逻辑器件 (CPLD) ——可能是一个合理的选择。 在制造单个芯片之前， ASIC 开发可能需要数月甚至数年的劳动力和数百万美元的一次性工程 (NRE) 成本。因此，对于具有苛刻性能要求的大批量项目，管理层通常可以证明 ASIC 开发所涉及的时间和金钱是合理的。如果体积足够大， ASIC 实际上可以在经济上变得有利。总体生产成本降低，因为组件和组装成本的降低足以补偿摊销 ASIC 开发成本的增加。图 3 中可以看到一个示例细分。 图 2 该图将基于 ASIC 的开发成本与基于可编程逻辑的开发成本进行比较。如您所见，随着产量的增加， ASIC 方法最终实现了更低的总生产成本。 下面的列表传达了 ASIC 设计项目的主要部分。 系统要求和其他相关约束用于制定 ASIC 的规范。 规范为创建高级架构设计提供了框架。 高层架构被实现为低层逻辑。与 FPGA 和 CPLD 一样，硬件描述语言（ VHDL 和 Verilog ）已成为 ASIC 设计的重要工具。 该设计经过测试以验证功能和时序。 逻辑设计必须转化为物理布局。 验证物理布局后，项目就可以进行流片和制造了。 成功制造和封装后， ASIC 可以进行电气测试并集成到原型中进行实验室和现场测试。 图 3 ASIC 图示 此图传达了英特尔和谷歌开发的 ASIC 的高级架构。它是“云和通信服务提供商”的“可编程网络设备”。这只是经过 ASIC 设计过程的设备的一个示例。 总而言之， ASIC 是高性能和大容量电子设备的重要补充，这些电子设备无法使用现成的组件进行优化设计。 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

  Dear Readers,   Here I would like to share some understanding on keyword called  "this" . What is  "this"  in System Verilog? How does it used? Usage of  "this"  is simple but important in test bench development.   First of all lets understand What is  "this"  in System Verilog?   "this"  is a key word in System Verilog used to unambiguously refer to class properties or methods of current object. The  "this"  keyword shall only used within a non-static class methods otherwise an error shall occur.   As example is the best way to understand the most of the things, let me take a example and try to explain. Example to understand the usage of  "this"  in System Verilog:   #############################################       class  ASICwithAnkit ;          int  a ;          function new  ( int  a);             this .a = a;          endfunction  : new       endclass  : ASICwithAnkit //Class instantiation and usage ASICwithAnkit  AwA =  new  (123); $display  ("AwA.a = %d,", AwA.a); ##########################################   In above example we can see that 'a' is a member of class "ASICwithAnkit". When we initialize the memory for class for usage, we have passed a integer value '123' to its constructor (function new). The variable 'a' is local to class instance "AwA and is now 123 as we have passed this from constructor.   Hope this is useful to understand the meaning and usage of  "this"  in System Verilog.   Happy Reading ! ASIC With Ankit

Dear Readers, I have been hearing on re-spins of chips. Many companies have gone through this painful phase because of several reason/defects. Nobody likes re-spin for chip as it is expensive and time consuming! Companies have a fear to loose time to market for their products because of this reason.   Let us understand the various factors which could cause re-spin for chips. If you ask industry experts or Semiconductor veterans they could share their experience. I have been discussing this topic with couple of people and have concluded few factors which could cause re-spin. Firmware Issues Power Issues Mixed-Signal Interface related Issues Race Condition Issues Clocking domain Issues Functional Issue etc... From the experience and discussion it looks like most of the time Function Issues/defects have triggered a re-spin for the Chips. When we talk about functional issues, attention comes to our mind is for functional logic verification part. Considering complexities in the ASICs companies have started investing time and money for the functional verification part of the Chips to reduce the chances of re-spin.   To reduce the chances of re-spin for chips, people have started using various precautions like   1. A reusable and scalable verification 2. More effective block (IP) level verification. 3. Verification reuse from block level to System level 4. Constraint Random Verification approach 5. Architecture of test bench using reusable methodologies Random functional verification is giving us a enough confidence on functional defects. Random verification generates corner scenarios, stress testing on functional scenarios and logical permutation for configuration.   Random verification just gives us a confidence on functional defects but not giving us confirmation that Chip will not have to go through re-spin because of any of the functional issue.   Share your experience on Chip re-spin.   Happy Reading-Sharing, ASIC With Ankit