标签: 芯片封装

英伟达创始人兼CEO黄仁勋在2024年6月2日宣布，英伟达新一代AI芯片Blackwell系列已经开始投入生产。为了支撑英伟达不断增长的芯片需求，作为其核心代工伙伴的台积电正在大幅提升先进封装CoWoS的产能。据目前市场研究报告：台积电作为苹果、联发科、 高通、博通、英伟达等科技巨头的合作商，目前市场份额超过 50%，已然成为全球晶圆代工龙头；能够让头部的科技公司都争相扩产，台积电的先进封装到底有什么优势？为什么说他卡住了 AI 的脖子？此文将从cowos封装流程、核心工艺和技术优势、三个层面帮你彻底搞懂封装技术的发展脉络，搞清楚先进封装是个什么逻辑！ 参考资料： 传统封装技术流程与弊端分析拆解 在了解封装之前，我们可以简单追溯一下芯片的“诞生”路径，首先要从沙子中提取出99%纯度的硅，熔练拉出硅晶柱，然后切割抛光形成硅晶圆，再以硅晶圆为基底进行光刻电路、掺杂离子等，经过这几道繁杂且严谨的工序后，此刻的晶圆裸片极度脆弱易碎，并且线路没办法直接和外部电路连通，所以需要对它进行封装，再把电路接通，形成芯片的最终形态。从第一原理性出发，封装要解决的其实主要就是两个问题，第一个是怎么封，既能保护芯片，又能顺应设备小型化的趋势，同时又要兼顾散热、降低成本；第二个是怎么连接来提高芯片和外部电路之间的信息传输密度，提高信息传输的效率。围绕这两个核心目的，工程师们想出了五花八门的办法，并且技术不断升级，这也就形成了现在各种各样的封装技术。 参考资料： 但是万变不离其宗，我们先来看一下最基础、最传统的封装流程。举一反三，后面复杂的技术路线你就能轻松理解了。传统的芯片封装可以简化为五步，第一步，背部研磨，把晶圆研磨到合适的厚度。第二步，切割得到裸片。第三步，装片，借助银浆或其他胶水将裸片粘接固定在PCB 或引线框架上。第四步，键合，也是接通裸片和芯片之间线路最关键的一步，通过引线键合实现芯片输入输出端口与引线框架引脚实现电气互联，芯片和基板通上电，基板在和外部电路通上电，那么芯片就可以在电路上发挥作用了。第五步，塑封成型，通过模具用环氧树脂之类的材料为芯片塑封上一个外壳。最后我们简单梳理一下传统封装流程，就是从晶圆里面取出芯片裸片，把它粘在基板上，把电路连接上，把壳封上，就这么简单。 参考资料： 封装技术的发展路径 传统的引线键和封装有两大弊端，首先是引线的框架比较大，对于器件或产品尺寸微型化造成了阻碍，不能满足我们设备小型化的需求；第二个是金属引线比较长，导致芯片到基板传输电信号的耗时就会比较长；那么应该如何把芯片的体积封装的更加合适？如何让芯片的电信号传输的更快更好呢？围绕这两个核心问题，我们把封装的技术路径大致分为四个阶段，第一个是裸线贴装阶段，代表的连接方式是引线键和。第二个是倒片封装阶段，代表的连接方式是焊球或者凸点。第三个是晶圆级封装，代表的连接方式是RDL，重布线层技术。第四个是 2.5D、3D 封装阶段，代表的连接方式是 TSV 硅通孔技术、 Chiplet 封装技术。了解完这四个元素，你就会发现，其实每一代技术之间的本质区别就是芯片和电路的连接方式的区别； 在倒片封装阶段我们解决了芯片尺寸大、散热低等问题；晶圆级封装阶段则更进一步提高连接密度；然而在AI 时代，高算力对芯片的传输速率和信息密度仍旧有非常高的要求；那如何提高芯片之间的连接密度和信号传输的速度呢？比如能不能把两块芯片封装到一起，大幅缩短它们的连接路径？这些问题在封装技术的第四大阶段2.5D 封装和 3D 封装中得到了解决。 COWOS、Chiplet封装技术优势 2.5D 和 3D 封装技术把整个芯片系统的信息传输速率和传输密度提高了一个全新的台阶。 2011 年，台积电推出了全球首个 2.5D 先进封装技术，也就是大名鼎鼎的 COWOS 封装。它通过硅通孔技术，把逻辑、计算、存储多个芯片集成在一起。目前最顶级的算力芯片英伟达 H100 就是采用了这个工艺。 TSV 硅通孔技术还有一种巧妙的运用就是 Chiplet 封装，它解决的不是如何进一步提高连接密度的问题，而是如何在保证连接密度的情况下减少芯片制造的难度。目前电路集成化有两种路径，一种就是传统的几个独立的芯片一起焊在同一块电路上，这个叫做系统级封装SIP。另一个是更高级的，直接把不同功能的元器件做成一颗高度集成的芯片，叫做系统级芯片Soc，它的信息传输效率更高，体积更小，但是开发成本和工艺难度也是可想而知的。这时候chiplet 的技术提供了一种全新的解法。 chiplet 的意思就是小芯片或者叫芯力，它是把一块 Soc 芯片拆解成了多个小芯片，这些小芯片通过 TSV 技术和硅中介层连接，它们之间的信息传输速率和一块完整的 Soc 芯片几乎是接近的。这样做的好处是什么呢？第一个是成本大幅下降，大面积的单颗 Soc良率很低，而小芯片的制成工艺成熟良率会高很多。这样就把晶圆制造的成本降下来了，技术门槛也降下来了。第二个是技术难度的大幅下降， Soc 芯片的开发周期长，设计难度高，而chiplet只需要分开设计各个功能模块的小芯片，难度大幅降低，可以加速芯片迭代升级的速度；第三个是灵活性更高，同一块 Soc 芯片，各个功能模块的纳米制程都是一样的，比如统一为 5 纳米，而Chiplet可以兼容多种工艺制程。CPU 芯片可以是 5 纳米的，而存储芯片可以用 22 纳米。 Soc 芯片只要一个功能区域坏了，整个芯片就废了。而chiplet的封装芯片，如果一个功能区坏了，只需要把相应的模块换掉，甚至你还可以自定义升级，比如说把内存芯片换成一块容量更大的。 目前我国Chiplet行业内主流企业包括：台积电TSMC、华芯邦科技、EV Group等。其中，华芯邦科技是国内少数能够覆盖模拟电路、数字电路技术两大领域的芯片系统及解决方案的设计企业，其拥有的芯片异构集成技术为消费类电子产品行业带来了革命性的变革，还将积极探索更多行业领域的应用。 Chiplet 这个技术将大面积芯片在制造环节的难度和成本转嫁到了封装环节，而封装环节正是我们国内在半导体领域最擅长的。我们经常提到中国在芯片行业被美国卡脖子，而 Chiplet 或许就是这个破局的关键！ 文章转发自：https://www.hotchip.com.cn/cowos-chiplet-xjfz/

11月6日下午，2024年美国大选结果出炉，特朗普获得270张选举人票，率先出线成为新一任美国总统。上着班呢，懂王就这么水灵灵地“二进宫”，所以说还是要活得久，什么都能见到。 只要活得久，你还能见到特朗普说 “芯片法案”是一项糟糕的计划。 特朗普近期在公开讲话中对芯片法案评论道， “这项法案很糟糕！要靠关税，不花一分钱迫使海外企业在美国设厂。”他解释道，《芯片法案》实际上是把钱交给富有的外国企业，不如设好关税门槛，那么企业便会自己基于利益考量在美国设厂，而不必花费一分钱。 同时，特朗普还在此前接受采访时称，如果他当选，将对中国台湾芯片进口美国增加关税。 尽管特朗普的政策会对这个高度分工化的半导体产业链产生冲击，进而再次改变整个产业链的格局和利润分配，但是他近期并未对中国半导体产业发表太多观点。 特朗普上台后，还会借鉴上一任政府对于中国半导体产业的举措，继续限制美国及美国贸易伙伴，包括英伟达、 ASML 、三星电子、 SK海力士等对中国进行技术出口。另外，特朗普还有可 能对中国关键科技企业采取强硬态度。 政策影响 特朗普的再次当选可能会继续执行对华科技封锁政策。在其上一次任期内，特朗普政府对中国半导体行业实施了严控投资、升级出口管制和多边制裁等措施。这些政策导致中国半导体产业逐步分化，从芯片设计到 AI芯片，国产化进程加速。特朗普胜选或将进一步加大对华的科技封锁，从而刺激中国半导体自主可控的发展。 供应链变化 在全球半导体供应链重构的背景下，美国对中国的全球半导体供应链进行全面打压，一方面在高端芯片及其制造工艺、技术、材料与装备等方面对中国 “卡脖子”；另一方面，推动高端芯片制造从中国回流，并试图与中国“脱钩”。这将迫使中国半导体企业在全球供应链中寻找新的定位和合作伙伴，同时加速国内供应链的构建和完善。 市场规模与增长 由于国外制裁，给国产芯片厂释放了巨大的市场，尤其华为的供应链，塞进去了一堆国产企业，这是国产芯片崛起最大的助力。制裁以后国内几乎全面转向国产芯片，虽然价格更高，技术还差一些，但是能用就行，防止制裁。 国产替代趋势 特朗普政府的科技封锁政策可能会对中国半导体行业的技术发展和国际合作造成一定影响。然而，中国半导体行业在全球范围内的合作并未完全停滞。尽管面临挑战，中国半导体行业仍在寻求国际合作的新途径和新模式。国产芯片厂获得巨大市场，推动半导体自主创新崛起。 压制中国半导体企业，反而可能会加速中国半导体国产化的进程，一旦完成国产替代，美国在这方面的制裁就没有意义了。

低温 烧结银的三个误区 随着新能源车和配套产业的大力发展，大功率器件封装得到了快速的发展，而大功率器件的散热问题被提升到了日程上来。 大功率散热包括芯片封装和基座的散热两部分，原来的锡膏焊接工艺由于导热系数低，不能满足大功率器件的散需求；焊膏和金锡焊片价格太昂贵得不到大面积得推广和使用，并且导热系数也不高；铟片的导热系数也不是太高。寻找高可靠高导热的材料就成为当务之急。 低温烧结银由于具备低温烧结，高导热，高可靠性，高温服役等特点被推到了台前。 但是中国市面上的低温烧结银产品鱼龙混杂，希望选择低温烧结银的朋友和客户能睁大您的火眼金睛，区别真伪，辨别真假。 AS9385烧结银 现在笔者去伪存真，提供一些参考供各位参详； 一 网页上宣传电阻到达1.6uΩ.cm的一定是不懂银的特性的企业。因为纯银的电阻是1.65uΩ.cm。更不要提他们能开发出烧结银产品了。 现在把某企业的宣传资料截图如下 电阻率μΩ·cm 2 5 1.6 二 号称可以提供烧结银全面解决方案的企业大家也要注意： 一个企业号称既能把烧结银做好又能把烧结银设备做好的企业我在全球范围内都看不到，更不要说中国的企业能把两者做好。即便是SHAREX成立6年，也是只专注低温烧结银材料，因为我们遵循：专注--专业--专家的企业理念。 当然，我们也只是善意的提醒，不信者可以自行尝试。记得今年中秋节前接到一个**单位的客户王总的电话，说在网上看到深圳某公司很厉害，既能做烧结银又能做烧结银设备，结果快递到深州某公司的样品，表面镀银的产品用了那家公司的烧结银，竟然粘结力很低， 用手稍微一碰就能脱落。后来通过朋友介绍找到我们公司，快递给我们他们公司的样品，我们做了样品给客户，测试下来符合客户的需求。 AS9120纳米银浆 三 在网上号称服务中国大部分央企的企业更是瞎扯。 因为我们服务过一家央企，把服务经验分享给大家：在2020年9月开始接触这家单位，中间沟通客户的各种具体需求和测试标准大概花了三个月的时间。根据客户的需求我们定向给客户开发了AS9330低温烧结银。 于2021年3月拿出产品让客户测试，由于AS9330低温烧结银是专门给客户订制的产品，中间客户又提出了170度以内烧结银的苛刻要求，这是全球烧结银没有做到过的烧结银温度，我们不得不又重新设计配方和二次开发，在2021年7月开发出新的配方让客户测试。开发期间客户又提出要160度以内烧结温度，我们不得不又重新设计配方，中间又赶上上海疫情严重，项目一直拖到2022年的6月份重新给客户送样测试。 网上看到一个搞笑的企业，成立于2021年，已经服务各大企业了，我们只能说这家企业厉害的不要不要的，我们自叹弗如。 AS9330烧结银

找国产替代芯片，上道合顺大数据

  CECC 教你认识封装 （如图片看不到，请查附件） 1样芯片 2种贴装   （插件、贴片） 3种脚型   （引线型、球形、平面触点型） 4种脚位   （单边、双边、四边、全边）   1. 一样的都是IC ，却分很多种封装，来适应科技的发展，制造工艺的要求。 2 种贴装形式： “插件”“贴片”这是市场常用叫法，    “插件”的典型特征就是有竖直的引脚可以插入底座或者PCB板上的，现在使用的越来越少了。 “贴片”的典型特征是其引脚或触点处于同一个水平面上，可以利用SMT技术将其焊接在平整的PCB上。如今绝大部分的芯片都是表面贴装了。   3 种脚型 引线型  无论是直插还是贴片，均有金属引线从封装体侧面或底面伸出，如DIP,SOP,PGA          球形    贴片型IC，在底面有球形的引脚，如BGA         平面触点型  贴片型IC，在侧边或底面有平面的接触点，如QFN,LGA        4 种脚位 单边脚 双边脚 四周脚 全是脚   单边脚 特征：只有封装体的一边有脚。常用在功率器件，电源管理器件，三极管，MOSFET等领域 形式：SIP – Single Inline Package (单列直插)       ZIP – Zig-Zag Inline Package             TO                 双边脚 特征：封装体两侧都有脚，低端器件的主流封装形式。 形式： DIP – Dual Inline package(双列直插)  提示：两侧有脚，方向垂直，可直接插入底座 SOP (SOT)  提示：区别在于SOP两边脚数对称，SOT两边脚数目不对称     四边脚 QFP – Quad Flat Package  提示：相当于将SOP的双边脚升级到四边脚 LCC – Leaded Chip Carrier   提示：讲QFP向外伸的脚改为向里面伸（侧面C形）   QFN – Quad Flat Non-leaded Package   提示：脚在底面的四周并没有伸出来   全是脚 BGA – Ball Grid Array   提示：球形的引脚布满封装体的底面     PGA –Pin-Grid Array  提示：与BGA类似，引脚有锡球变成插针 LGA - land grid array  提示：BGA与QFN的结合体，底面为平面的触点型引脚   CECC Gytha Tel：0755-86169156 86169158   Url:www.cecclab.com MSN:info@cecclab.com