标签: HBM

自AI需求崛起后，记忆体大厂开始大幅占据科技新闻版面，并跟一组关键字紧密连动──HBM。 HBM是高频宽记忆体，全球调研机构TrendForce指出，HBM市场仍处于高成长阶段，随著AI Server持续布建，在GPU算力与记忆体容量都将升级下，HBM成为其中不可或缺的一环，带动HBM规格容量上升，如NVIDIA Blackwell平台将采用192GB HBM3e记忆体、AMD的MI325更是提升到288GB以上。由于HBM生产难度高、良率仍有显著改善空间，推高整体生产成本，平均售价约是DRAM产品的三至五倍，待HBM3e量产，加上产能扩张，营收贡献将逐季上扬。 作为HBM重要供应商，美国记忆体巨头美光（Micron Technology）公布2024会计年度第4季（截至2024年8月29日）财报，由于AI推动记忆体市场需求，美光财报与本季财测均超出华尔街预期，股价在盘后交易中飙升逾 14%。 不只美光，韩国HBM龙头SK海力士一样表现惊人，市值自2023年开始一路狂飙，4月1日突破千亿美元大关。 从各方面来看，HBM让记忆体厂迎来全新一波的成长动能，美国记忆体巨头美光（Micron）更表示，HBM产能开出后便被订购一空。到底什么是HBM，为什么在AI时代成为众人追捧的关键？ HBM是什么？跟传统DRAM有什么不同？ 简单来说，越强的AI处理器，需要越强的记忆体。 美光副总裁暨运算与网路事业部运算产品事业群总经瓦伊迪亚纳坦（Praveen Vaidyanathan）指出，晶片性能表现与记忆体的频宽和容量成正相关，随著大语言模型（LLM）参数量增加，也需要更高频宽记忆体，AI处理器才能顺利运行。 HBM相较传统DRAM为「高频宽」记忆体。高频宽就好比是高速公路，道路越宽可承受的车流量就越大，等于记忆体能运送的资料量就越多；再加上HBM可简单理解为好几DRAM透过先进封装堆叠起来，传输快速以外储存空间也扩大。 《SemiAnalysis》指出，光GPT-4就含1.8兆个参数，想应用AI，就必须搭配像HBM这样容量更大、存取更快速的记忆体，让参数可以轻易被传输与储存。不过HBM与一般DRAM之间并不存在取代关系，而是因为应用需求的不同，衍生出的技术。 HBM（高频宽记忆体,High Bandwidth Memory） 3D图解 高频宽记忆体（HBM,High Bandwidth Memory），是将DRAM透过先进封装技术堆叠而成，与GPU整合于同一块晶片上，更有利于就近存取、传输资料。主要作法为利用硅穿孔（TSV）技术，在晶片钻出小洞，再填充如铜这样的导电物质，连接金属球以达通电效果。 HBM技术难在哪？ 「把DRAM叠起来」听来简单，但实际上存在不少技术难度。瓦伊迪亚纳坦指出3项关系著良率的技术难点： 首先，是厚度。 HBM厚度仅能为人类头发的一半，意味著每一层DRAM的厚度都必须控制，研磨必须相当精细。瓦伊迪亚纳坦指出：「一旦堆叠层数越多，DRAM就必须做的更薄。」在这样的状况下，企业必须拥有更先进的DRAM制程才可能达成。 其次，是晶圆堆叠的精准度。 HBM的封装是将每一片DRAM晶圆叠齐后再做切割，切割下来的晶粒就是HBM。不过，制造商为让堆叠更薄，会在硅晶圆上穿孔并以金属物质填满，用以通电，藉此取代传统封装的导线架。这样的打洞技术则称为「硅穿孔（TSV, Through Silicon Via）。」 倘若是堆叠4层的HBM，从晶圆堆叠切割前开始，就必须精准对齐硅穿孔（TSV），「切的时候也不能移位，否则不能导电。」瓦伊迪亚纳坦说。由于硅穿孔仅略大于细菌尺寸，需要非常精细的工艺才能做到。 第三，就是堆叠后的散热问题。 HBM之所以被发明，来自于晶片商希望能将记忆体和处理器，包含CPU和GPU，全都包在一颗IC中。如此一来，记忆体与处理器的距离变得比之前近很多，散热问题更需要被解决。综合三点来看，封装技术的重要性更甚以往。 HBM的应用有哪些？除了AI伺服器，还有哪些也会用到HBM？ 由于技术难度高，HBM成本也相对高昂。早在2013年HBM就已经诞生，当时超微（AMD）找上海力士共同研发第一代HBM，却因价格太贵而鲜少被晶片业者采用，直至今日才因为AI应用而崛起。 晶片业者分析，虽然越先进的HBM价格越高，但只要效能够好、够省电，厂商当然愿重本采用。 目前来看，AI伺服器会是HBM最重要的市场，美光以及海力士的HBM3e已通过辉达的验证，市场更盛传辉达已支付数亿美元的预付款以确保供应。瓦伊迪亚纳坦指出：「AI伺服器所需要的记忆体量，是传统伺服器的5～6倍。」 除此之外，未来自驾车市场也是HBM重要的应用场景。Mordor Intelligence在10月出版的一份报告中表示，自驾车与ADAS（自动驾驶辅助系统）正在推升HBM的需求。从这个情况看来，AI伺服器＋车用的HBM市场需求，可能将长达10年。 zz： https://www.bnext.com.tw/story/17/what-is-hbm?

HBM（High-Bandwidth Memory）和HMC（Hybrid Memory Cube）是两种高性能内存技术，它们在设计和应用上有一些相似之处，但也存在一些关键差异。以下是对这两种技术的简要概述和比较： 设计目标： HBM：HBM是为了满足高带宽和低延迟需求而设计的。它通过堆叠多个内存芯片来提供更高的带宽，每个芯片都有自己的控制器和数据接口。这种设计使得HBM能够提供比传统DRAM更高的内存带宽和更低的延迟。 HMC：HMC也是一种高性能内存技术，它结合了DRAM和逻辑电路的优势。HMC将内存芯片、控制逻辑和I/O接口集成在一个封装中，从而实现了更高的性能和更低的能耗。 性能： 带宽：HBM和HMC都提供了比传统DRAM更高的内存带宽。然而，HBM的带宽通常更高，因为它通过堆叠多个内存芯片来实现更高的并行性。 延迟：HBM和HMC都致力于降低内存延迟。然而，由于HBM的设计特点，它通常能够提供更低的延迟。 应用领域： HBM：由于其高带宽和低延迟的特性，HBM在图形处理、高性能计算和科学计算等领域得到了广泛应用。例如，AMD的Radeon RX系列显卡就采用了HBM技术。 HMC：HMC主要应用于需要高性能内存的领域，如服务器、数据中心和高端PC等。一些公司，如Samsung和SK hynix，已经推出了基于HMC的产品。 发展前景： HBM：随着技术的不断发展，HBM的带宽和容量都在不断提高。未来，HBM可能会进一步拓展其应用领域，特别是在需要高性能内存的领域。 HMC：尽管HMC在某些领域已经得到了应用，但它的市场份额相对较小。未来，HMC可能需要在性能和成本方面取得更好的平衡，以便在更广泛的领域得到应用。 总之，HBM和HMC都是高性能内存技术，它们在设计和应用上有一些相似之处，但也存在一些关键差异。在选择适合的内存技术时，需要根据具体的应用需求和性能要求来进行权衡。 HBM如日中天，HMC悄然隐退，为何？

高带宽内存 (HBM) 正在成为超大规模厂商的首选内存，但其在主流市场的最终命运仍存在疑问。虽然它在数据中心中已经很成熟，并且由于人工智能 / 机器学习的需求而使用量不断增长，但其基本设计固有的缺陷阻碍了更广泛的采用。一方面， HBM 提供紧凑的 2.5D 外形尺寸，可大幅减少延迟 Rambus 产品营销高级总监 Frank Ferro 在本周的 Rambus 设计峰会上的演讲中表示： “HBM 的优点在于，您可以在很小的占地面积内获得所有这些带宽，而且还可以获得非常好的电源效率。 ” 缺点是它依赖昂贵的硅中介层和 TSV 来运行。 图 1 ：实现最大数据吞吐量的 HBM 堆栈 Cadence IP 团队产品营销总监 Marc Greenberg 表示： “ 目前困扰高带宽内存的问题之一是成本。 3D 堆叠成本高昂。有一个逻辑芯片位于芯片堆叠的底部，这是您必须支付的额外硅片。然后是硅中介层，它位于 CPU 或 GPU 以及 HBM 内存下的所有内容之下。然后，你需要一个更大的封装等等，这是需要昂贵的代价的。 ”Marc Greenberg 进一步指出： “ 目前存在的 HBM 脱离了消费者领域，并更牢固地放置在服务器机房或数据中心，存在许多系统成本。相比之下， GDDR6 等图形内存虽然无法提供与 HBM 一样多的性能，但成本却显著降低。 GDDR6 的单位成本性能实际上比 HBM 好得多，但 GDDR6 器件的最大带宽与 HBM 的最大带宽不匹配。 ” Greenberg 表示，这些差异为公司选择 HBM 提供了令人信服的理由，即使它可能不是他们的第一选择。 “HBM 提供了大量的带宽，并且点对点传输的能量极低。您使用 HBM 是因为您必须这样做，因为您没有其他解决方案可以为您提供所需的带宽或所需的功率配置文件。 ” 而且 HBM 只会变得越来越快。 “ 我们预计 HBM3 Gen2 的带宽将提高 50% ， ” 美光计算产品事业部副总裁兼总经理 Praveen Vaidyanathan 说道。 “ 从美光的角度来看，我们预计 HBM3 Gen2 产品将在 2024 财年期间实现量产。在 2024 日历年年初，我们预计随着时间的推移，将开始为预期的数亿美元收入机会做出贡献。此外，我们预测美光的 HBM3 将贡献比 DRAM 更高的利润。 ” 尽管如此，经济因素可能会迫使许多设计团队考虑价格敏感应用的替代方案。 “ 如果有任何其他方法可以将问题细分为更小的部分，您可能会发现它更具成本效益， ”Greenberg 指出。 “ 例如，与其面对一个巨大的问题并说， ‘ 我必须在一个硬件上执行所有这些操作，而且我必须在那里拥有 HBM ，也许我可以将其分成两部分，让两个进程并行运行，也许连接到 DDR6 。如果我能够将该问题细分为更小的部分，那么我可能会以更低的成本完成相同数量的计算。但如果您需要那么大的带宽，那么 HBM 就是您可以承受成本的方法。 ” 散热挑战 另一个主要缺点是 HBM 的 2.5D 结构会积聚热量，而其放置在靠近 CPU 和 GPU 的位置会加剧这种情况。事实上，在试图给出不良设计的理论示例时，很难想出比当前布局更糟糕的东西，当前布局将 HBM 及其热敏 DRAM 堆栈放置在计算密集型热源附近。 “ 最大的挑战是热量， ”Greenberg 说。 “ 你有一个 CPU ，根据定义它会生成大量数据。您通过此接口每秒传输太比特数。即使每笔交易只有少量皮焦耳，但每秒都会执行十亿笔交易，因此您的 CPU 会非常热。它不仅仅是移动周围的数据。它也必须进行计算。最重要的是最不喜欢热的半导体组件，即 DRAM 。 85℃ 左右它开始忘记东西， 125℃ 左右则完全心不在焉。这是两个截然不同的事情。 ” 还有一个可取之处。 “ 拥有 2.5D 堆栈的优势在于， CPU 很热，而 HBM 位于 CPU 旁边，因此喜欢冷，之间有一定的物理隔离， ” 他说。 在延迟和热量之间的权衡中，延迟是不可变的。 “ 我没有看到任何人牺牲延迟， ”Synopsys 内存接口 IP 解决方案产品线总监 Brett Murdock 说道。 “ 我看到他们推动物理团队寻找更好的冷却方式，或者更好的放置方式，以保持较低的延迟。 ” 考虑到这一挑战，多物理场建模可以提出减少热问题的方法，但会产生相关成本。 “ 这就是物理学变得非常困难的地方， ” Ansys 产品经理 Marc Swinnen 说。 “ 功率可能是集成所能实现的最大限制因素。任何人都可以设计一堆芯片并将它们全部连接起来，所有这些都可以完美工作，但你无法冷却它。散发热量是可实现目标的根本限制。 ” 潜在的缓解措施可能很快就会变得昂贵，从微流体通道到浸入非导电液体，再到确定散热器上需要多少个风扇或翅片，以及是否使用铜或铝。 可能永远不会有完美的答案，但模型和对期望结果的清晰理解可以帮助创建合理的解决方案。 “ 你必须定义最佳对你来说意味着什么， ”Swinnen 说。 “ 你想要最好的热量吗？最好的成本？两者之间的最佳平衡？你将如何衡量它们？答案依赖于模型来了解物理学中实际发生的情况。它依靠人工智能来处理这种复杂性并创建元模型来捕捉这个特定优化问题的本质，并快速探索这个广阔的空间。 ” HBM 和 AI 虽然很容易想象计算是 AI/ML 最密集的部分，但如果没有良好的内存架构，这一切都不会发生。需要内存来存储和检索数万亿次计算。事实上，在某种程度上，添加更多 CPU 并不会提高系统性能，因为内存带宽无法支持它们。这就是臭名昭著的 “ 内存墙 ” 瓶颈。 Quadric 首席营销官 Steve Roddy 表示，从最广泛的定义来看，机器学习只是曲线拟合。 “ 在训练运行的每次迭代中，你都在努力越来越接近曲线的最佳拟合。这是一个 X,Y 图，就像高中几何一样。大型语言模型基本上是同一件事，但是是 100 亿维，而不是 2 维。 ” 因此，计算相对简单，但内存架构可能令人难以置信。 Roddy 解释说： “ 其中一些模型拥有 1000 亿字节的数据，对于每次重新训练迭代，您都必须通过数据中心的背板从磁盘上取出 1000 亿字节的数据并放入计算箱中。 ”“ 在两个月的训练过程中，你必须将这组巨大的内存值来回移动数百万次。限制因素是数据的移入和移出，这就是为什么人们对 HBM 或光学互连等从内存传输到计算结构的东西感兴趣。所有这些都是人们投入数十亿美元风险投资的地方，因为如果你能缩短距离或时间，你就可以大大简化和缩短训练过程，无论是切断电源还是加快训练速度。 ” 出于所有这些原因，高带宽内存被认为是 AI/ML 的首选内存。 “ 它为您提供了某些训练算法所需的最大带宽， ”Rambus 的 Ferro 说。 “ 从你可以拥有多个内存堆栈的角度来看，它是可配置的，这为你提供了非常高的带宽。 ” 这就是人们对 HBM 如此感兴趣的原因。 “ 我们的大多数客户都是人工智能客户， ”Synopsys 的 Murdock 说。 “ 他们正在 LPDDR5X 接口和 HBM 接口之间进行一项重大的基本权衡。唯一阻碍他们的是成本。他们真的很想去 HBM 。这是他们对技术的渴望，因为你无法触及在一个 SoC 周围可以创建的带宽量。现在，我们看到 SoC 周围放置了 6 个 HBM 堆栈，这需要大量的带宽。 ” 然而，人工智能的需求如此之高，以至于 HBM 减少延迟的前沿特征突然显得过时且不足。这反过来又推动了下一代 HBM 的发展。 “ 延迟正在成为一个真正的问题， ”Ferro 说。 “ 在 HBM 的前两轮中，我没有听到任何人抱怨延迟。现在我们一直收到有关延迟的问题。 ” Ferro 建议，鉴于当前的限制，了解数据尤为重要。 “ 它可能是连续的数据，例如视频或语音识别。它可能是事务性的，就像财务数据一样，可能非常随机。如果您知道数据是随机的，那么设置内存接口的方式将与流式传输视频不同。这些是基本问题，但也有更深层次的问题。我要在记忆中使用的字长是多少？内存的块大小是多少？您对此了解得越多，您设计系统的效率就越高。如果您了解它，那么您可以定制处理器以最大限度地提高计算能力和内存带宽。我们看到越来越多的 ASIC 式 SoC 正在瞄准特定市场细分市场，以实现更高效的处理。 ” 使其更便宜（也许） 如果经典的 HBM 实现是使用硅中介层，那么就有希望找到成本更低的解决方案。 “ 还有一些方法可以在标准封装中嵌入一小块硅，这样就没有一个完整的硅中介层延伸到所有东西下面， ”Greenberg 说。 “CPU 和 HBM 之间只有一座桥梁。此外，在标准封装技术上允许更细的引脚间距也取得了进展，这将显著降低成本。还有一些专有的解决方案，人们试图通过高速 SerDes 类型连接来连接存储器，沿着 UCIE 的路线，并可能通过这些连接来连接存储器。目前，这些解决方案是专有的，但我希望它们能够标准化。 ” Greenberg 表示，可能存在平行的发展轨迹： “ 硅中介层确实提供了可能的最精细的引脚间距或线间距 —— 基本上是用最少的能量实现最大的带宽 —— 所以硅中介层将永远存在。但如果我们作为一个行业能够聚集在一起并决定一个适用于标准封装的内存标准，那么就有可能提供类似的带宽，但成本却要低得多。 ” 人们正在不断尝试降低下一代的成本。 “ 台积电已宣布他们拥有三种不同类型的中介层， ”Ferro 说。 “ 他们有一个 RDL 中介层，他们有硅中介层，他们有一些看起来有点像两者的混合体。还有其他技术，例如如何完全摆脱中介层。您可能会在接下来的 12 或 18 个月内看到一些如何在顶部堆叠 3D 内存的原型，理论上可以摆脱中介层。事实上， IBM 多年来一直在这样做，但现在已经到了你不必成为 IBM 也能做到这一点的地步。 ” 解决该问题的另一种方法是使用较便宜的材料。 “ 正在研究非常细间距的有机材料，以及它们是否足够小以处理所有这些痕迹， ”Ferro 说。 “ 此外， UCIe 是通过更标准的材料连接芯片的另一种方式，以节省成本。但同样，你仍然必须解决通过这些基材的数千条痕迹的问题。 ” Murdock 希望通过规模经济来削减成本。 “ 随着 HBM 越来越受欢迎，成本方面将有所缓解。 HBM 与任何 DRAM 一样，归根结底都是一个商品市场。在中介层方面，我认为下降速度不会那么快。这仍然是一个需要克服的挑战。 ” 但原材料成本并不是唯一的考虑因素。 “ 这还取决于 SoC 需要多少带宽，以及电路板空间等其他成本， ”Murdock 说。 “ 对于那些想要高速接口并需要大量带宽的人来说， LPDDR5X 是一种非常受欢迎的替代方案，但与 HBM 堆栈的通道数量相匹配所需的 LPDDR5X 通道数量相当大。您有大量的设备成本和电路板空间成本，这些成本可能令人望而却步。仅就美元而言，也可能是一些物理限制促使人们转向 HBM ，尽管从美元角度来看它更昂贵。 ” 其他人对未来成本削减则不太确定。 Objective Analysis 首席分析师 Jim Handy 表示： “ 降低 HBM 成本将是一项挑战。 ”“ 由于将 TSV 放置在晶圆上的成本很高，因此加工成本已经明显高于标准 DRAM 。这使得它无法拥有像标准 DRAM 一样大的市场。由于市场较小，规模经济导致成本在一个自给自足的过程中更高。体积越小，成本越高，但成本越高，使用的体积就越少。没有简单的方法可以解决这个问题。 ” 尽管如此， Handy 对 HBM 的未来持乐观态度，并指出与 SRAM 相比，它仍然表现出色。 “HBM 已经是一个成熟的 JEDEC 标准产品， ” 他说。 “ 这是一种独特的 DRAM 技术形式，能够以比 SRAM 低得多的成本提供极高的带宽。它还可以通过封装提供比 SRAM 更高的密度。它会随着时间的推移而改进，就像 DRAM 一样。随着接口的成熟，预计会看到更多巧妙的技巧来提高其速度。 事实上，尽管面临所有挑战， HBM 还是有理由保持乐观。 “ 标准正在迅速发展， ” 费罗补充道。 “ 如果你看看 HBM 如今的发展，你会发现它大约以两年为节奏，这确实是一个惊人的速度。 ” 关注公众号“优特美尔商城”，获取更多电子元器件知识、电路讲解、型号资料、电子资讯，欢迎留言讨论。

目前的最新标准是 DDR4 ，数据线可以支持到 3200MT/s ，而 DDR5 是未来的技术，数据速率会再翻倍。据外媒报道，负责计算机内存技术标准的组织 JEDEC 宣称，并预计在 2018 年完成最终的标准制定。我们可以根据现在的状况，做一些预测。 据了解， DDR5 将比上一代 DDR4 的内存宽带和密度提升一倍，而且能耗也更低。 DDR4 最初在 2012 年完成标准制定，直到 2015 年在英特尔以及其他处理器厂商的支持下，才逐渐成为主流。单条容量更大、电压更低、频率更高、 I/O 带宽更高，同时延时也会相应提高。 对于 DDR5 来说，目前知道的数据是， DDR5 内存容量将会从 8GB 起步、最大容量 32GB ，电压下降到 1.1V 、 I/O 带宽也提升为 3.2~6.4Gb/S ，内存带宽升级为 DDR4 的两倍，内存频率从 3200MHz 起步，主流频率会提升至 6400MHz （ DDR3 主流为 1600MHz 、 DDR4 起步频率为 2133MHz ）。 　　单条内存容量提升可以说是对普通消费者来说最实在的提升了，估计 DDR5 之后每 GB 的单价也会下降不少。至于电压的降低，对于笔记本会更有意义，毕竟台式机对于功耗以及发热并不敏感，并不太在意散热。另外，主流频率提升为惊人的 6400MHz ，相比较于目前 DDR4 也还是以 2133~2400MHz 为主，频率提升近 3 倍应该还是相当可观的，当然，相对应延时会拉高估计不少。 据有关消息称，由于 DDR5 的数据速率已经达到甚至超过了现在一些串行总线的数据速率，所以 DDR5 芯片的接收端还会采用在串行总线上广泛应用的可变增益放大器 VGA （ variable gain amplifier ）、可变 Delay （通过 DLL 实现）以及 4 阶 DFE （ decision feedback equalizer ）均衡技术以优化采样位置和眼图的质量。下图是 DDR5 芯片接收端的设计架构。 另外， DDR5 还会采用 HBM 的封装以提高内存芯片的密度和通道数。 High Bandwidth Memory (HBM) 技术最早来源于 AMD 、 Hynix 、 UMC 、 Amkor 、 ASE 等公司，是一种高速的 3D 封装的 RAM 接口技术。 HBM 技术可以把最多 8 层 DRAM 的 Die 堆叠起来，并通过 TSV （ Through-Silicon Vias ：硅通孔）技术和内存控制器通过相应的 Interposer 互联起来。在 HBM 接口中，内存控制器和和不同的 Die 间采用独立的 Channel 进行互联，各个 Channel 间互相没有关系，因为可以进行独立的时序设计以提高数据传输速率。比如在采用 4 层 Die 堆叠、每个 Die 有 2 个 Channel 、每个 Channel 有 128bit 宽度时，如果采用 4 颗芯片，则总的数据位宽 = 4 （ Stack ） *4 （ Die ） *2 （ Ch ） *128 （ bit ） = 4096bit 。 镁光的进展： 镁光称 DDR5 内存样品会在 2018 年成功流片， 2019 年正式量产上市，因此 2020 年才能普及。 DDR5 SDRAM 作为 DDR4 内存的升级版， DDR5 内存在性能上自然要高出 DDR4 一大截。从美光公布的文件来看， DDR5 内存将从 8GB 容量起步，最高可达单条 32GB ， I/O 带宽能达到 3.2-6.4Gbps ，同时电压 1.1V ，内存带宽将为 DDR4 内存的两倍。 此外，美光还在芯片论坛上表示 DDR5 内存将从 3200Mhz 起步，主流内存频率可达 6400Mhz 。 DDR5 ：频率、带宽再进阶 　　 至于 DDR5 ，基础频率和峰值频率进一步拉高，工艺进化到 14nm 、 10nm 等，单条 32GB 也将出现。 三星的进展： 在三星讨论的 DDR5 内存规范中，其目标跟美光基本一致，也是带宽至少翻倍，预取位宽也会翻倍，不过内存库数量还是 16 个，与美光公布的数据略有不同。 不过在时间点上，业界还是有一定共识的—— DDR5 预计在 2017 年完成规范制定， 2018 年出样， 2019 年开始生产，不过要普及的话估计至少是 2020 年的事了。 　　 之前，三星就展示了“ Post-DDR4 ”的路线规划，基本就是目前的 DDR5 形态，当时显示，每个针脚的传输速率将达到 6.4Gbps ，是目前 DDR4 的 2-4 倍，带宽会突破 51.2GB/s 。另外，容量方面的变化将更加显著，单颗内存容量将从 4Gb 、 8Gb 增加到 32Gb ，这对于服务器等设备来说十分重要。在工艺制程方面，后 DDR4 内存或将采用 10nm 工艺打造，三星也没有给出十分肯定的说法。 　　 另外，在 VR 内容越发广阔的背景下， 带宽提高还是很有现实意义的。