原创 为综合器设置可配置参数

Settings Generics/Parameters for Synthesis

        HDL可以定制参数，VHDL使用Generic，而Verilog使用Parameter。当需要更改参数的时候，直接修改Generic或者Parameter传递的值即可。其实现在各个综合器（包括Altera的QII、Xilinx的ISE以及Synplify）都支持可视化修改定制参数的功能。

        这里我们以Altera的QuartusII为例进行说明，如下图所示，工程中累加器深度-ACCDepth作为可配置参数用Generic定义。

综合后查看RTL View如下：

传统方式是在第一幅图中右边的代码中进行修改即可，其实通过QuartusII综合器设置选项可以对这些参数进行修改并进行管理，具体设置是在settings->Analysis&Synthesis->Default Parameters中进行添加删减并进行管理如修改等，如下图说是，我们这里设置ACCDepth为5，但是代码中不做更改。

更改设置“ok”，综合工程查看结果

如上图所示，工程综合后，紫色圈中显示ACCDepth为5，而绿色圈中代码并未更改。查看RTL View证明成功配置了参数：

        Note that because each tool has to analyze the code first to identify the generics, it is a good plan to put default values as shown above so that the code will definitely synthesize even without overriding the generic values.