原创 VHDL可综合设计小结

1， 相关性强的信号应在一个进程内进行处理。

2， 组合电路应避免循环。

3， 一个进程一般只用一个时钟沿。

4， 组合电路中的进程应把所有赋值右边的信号放到敏感信号表中。

5， 避免不必要的锁存器的产生。

组合电路描述中，条件判断语句必须指明所有条件分支情况下，被赋值信号的值。

分支不完整，意味着电路需要在某种电平状态下，让被赋值的信号“保持原值”，这只能使用锁存电路实现。

Case语句中无关态的使用会适当优化电路结构，例如：when others => y <= ‘－’。

6， Case语句无优先级，if语句有优先级。当case语句能完成的应优先选择。

7， 同一信号只能在一个进程或是一条并行语句被赋值，避免出多驱动源的情况。

8， 毛刺产生的原因：竞争和冒险、组合电路延时（转化延时和传输延时）、信号耦合。

9， 适合的编码、寄存器等可消除一部分毛刺。

10，时钟尽量不通过组合电路，系统的时钟数量应尽量少，最好是单一时钟。