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用户1132151 2011-12-10 19:55: 《基于VHDL的FPGA与NIOS_II实例精炼》配套源代码与视频整理; 《基于VHDL的FPGA与NIOS_II实例精炼》配套源代码与视频整理下面是《基于VHDL的FPGA与NIOS_II实例精炼》配套源代码的下面地址，网友如果看不懂的 ...; 2615 8 2 8

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用户1132151 2010-11-2 20:54: VHDL测试平台设计_4位计数器; VHDL测试平台设计_4位计数器 VHDL设计实体，它是一个带低有效复位的4位计数器： library ieee; use ieee.std_logic_1164.all; use ieee.std ...; 2709 5 1 6

用户1132151 2010-10-23 10:26: 10种软件滤波方法; 1、限幅滤波法（又称程序判断滤波法） A、方法：根据经验判断，确定两次采样允许的最大偏差值（设为A）每次检测到新值 ...; 1257 4 0 3

用户1132151 2010-10-23 10:19: PCB设计基础知识; PCB设计基础知识印刷电路板（Printed circuit board，PCB）几乎会出现在每一种电子设备当中。如果在某样设备中有电子零件，那么它们也都是镶在大小各异的 ...; 1116 7 1 5

用户1132151 2010-10-23 10:17: 上拉和下拉电阻; 上拉电阻： 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高 ...; 1078 5 0 3

用户1132151 2010-10-23 10:15: HDL设计探究; 一.可移植性编码 1．只使用IEEE标准类型（VHDL）：（1）使用STD_LOGIC类型,而不是STD_ULOGIC类型；(2)设计中不要创建过多的的子类型；（3）不要使用BIT和BIT_ ...; 1125 5 0 3

用户1132151 2010-10-23 10:12: VHDL可综合设计小结; 1，相关性强的信号应在一个进程内进行处理。 2，组合电路应避免循环。 3，一个进程一般只用一个时钟沿。 4，组合电路中的进程应 ...; 1498 4 0 3

用户1132151 2010-10-23 10:09: Wishbone总线信号转化到Avalon总线信号; Wishbone = Avalon Wishbone Avalon Bus Description cyc = chipselect indicates that a valid bus cycle is in progress stb = !write_n or !read_n ...; 2170 4 0 3

用户1132151 2010-10-23 10:06: 矩阵键盘设计; 首先对矩阵键盘的每个按键进行编码，编码如图一所示（0000、0001、…、1110、1111）。由于COL通过电阻上拉到VCC，因此当没有键被按下时，COL的值为”1111”；当 ...; 2343 6 1 5

用户1132151 2010-10-23 10:04: 双倍速率接口设计; 双倍速率接口是指数据的速率是时钟的两倍，基于FPGA的双倍速率接口设计简单，易于实现。其中双倍速率的输入接口如图一所示。图一左边的两个DFF使用 ...; 1123 5 0 3

用户1132151 2010-9-28 16:09: VHDL编码方式对综合质量的影响; VHDL语言支持全部的仿真功能，但并不是全部可综合的。VHDL程序的许多硬件描述和仿真结构没有对应的数字电路来实现，还有些描述在理论上可以映射为对应的数字电 ...; 1334 5 0 4

用户1132151 2010-9-17 16:56: Verilog面向综合的设计; Verilog面向综合的设计 Verilog 描述（行为描述、结构描述）=综合= 门级网表综合就其实质而言是设计流程中的一个阶段，它在标准单元库和 ...; 1548 6 0 3

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