原创 ASIC設計中的功率消耗問題

ASIC設計中的功率消耗問題有兩原因造成現今的設計者越來越重視ASIC裡頭的功率消耗問題，其一是線路設計走向高集積度大型化，數萬閘的設計已經是稀鬆平常之事，其二是大量使用同步化設計，這當然是為了提高系統的性能和速度。設計者如果不能在設計之初，對功率消耗問題多加考慮，可能會獲得一顆功能正常但燙得無法觸摸的IC。

CMOS電晶體的耗電來源有三：
漏電流，充放電流和轉態過程中的短路電流。前者與IC製程有關，不在設計者的掌握之下。但後二者則與設計者的設計方式息息相關。要降低這二個電流耗源，最簡單的方法就是降低電晶體轉態的次數（如此充放電顏率降低，短路情況亦少）。改善耗電時，應由轉態最頻繁的線路開始，這往往就是系統的時鐘信號。

這裡有幾個建議：
一、 將FLIP-FLOP的時鐘端加上控制信號。只有在需要改變D-FF的值時，才讓時鐘信號進到D-FF。
二、 只有在輸出入資料不同時才讓時鐘信號進到D-FF中。當然代價是必須增加不少額外的邏輯閘。
三、 時鐘信號的路徑中盡量滅少不必要的DELAY LINE和緩衝器。

除此而外，輸出入緩衝器的選擇亦非常重要。尤其是輸出緩衝器（OUTPUT BUFFER）。
一般ASIC供應商都提供多種緩衝器（輸出電流大小、速度、低雜訊、SLEW RATE、PCI......等）讓設計者選擇。設計者應仔細瞭解其特性不同處，才能挑出最適合自己規格又符合耗電考量的線路。
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