原创 ISE IP核调用

ISE IP核调用<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

使用DDS IP Core实例化一个4MHz，分辨率为0.1Hz，带外抑制比为60dB的正、余弦信号发生器，假设工作时钟为100MHz。
IP Core直接生成DDS的Verilog模块接口为：

module mydds(
DATA,
WE,
A,
CLK,
SINE,
COSINE
); // synthesis black_box

input [27 : 0] DATA;
input WE;
input [4 : 0] A;
input CLK;
output [9 : 0] SINE;
output [9 : 0] COSINE;
……
endmodule

在使用时，直接调用mydds模块即可，如

module dds1(DATA, WE, A, CLK, SINE, COSINE);
input [27 : 0] DATA; //经过计算，DATA= 10737418.
input WE;
input [4 : 0] A;
input CLK;
output [9 : 0] SINE;
output [9 : 0] COSINE;

mydds mydds1(
.DATA(DATA),
.WE(WE),
.A(A),
.CLK(CLK),
.SINE(SINE),
.COSINE(COSINE)
);

endmodule

上述程序经过综合后，得到如图所示的RTL级结构图。

图DDS模块的RTL结构图

参考资料：