原创 VHDL--4位加计数器

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity CNT4 is

     Port ( CLK : in   STD_LOGIC;

            Q : out   STD_LOGIC_VECTOR (3 downto 0);

      fn:out std_logic_vector(1 downto 0);

      en:out std_logic_vector(1 downto 0));

end CNT