原创 今天刚开始CPLD设计，遇到的一些概念

锁存器：输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。通常只有0和1两个值。典型的逻辑电路是D触发器。
缓冲器：多用在总线上，提高驱动能力、隔离前后级，缓冲器多半有三态输出功能。
三态缓冲器就是典型的线与逻辑器件，可允许多个器件挂在一条总线上，当然OC输出也可用在线与逻辑应用上。

OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。
线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。用OC门实现线与，应同时在输出端口应加一个上拉电阻。
三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比 OC门快，常用三态门作为输出缓冲器。

建立时间和保持时间

图1

  建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。  如图1 。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）

竞争和冒险

几乎所有关于数字电路的教材，都会提到数字电路中的竞争和冒险问题，但是这个问题往往被我们忽略。我们可以先来回顾一下关于竞争和冒险的一些基本概念。

PLD内部毛刺产生的原因

我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。