原创 Modelsim 6.2中Signal看不到信号的解决办法

2008-9-1 14:03 3118 3 3 分类: FPGA/CPLD

转:http://www.edacn.net/html/62/53062-32220.html


你是否正在为modelsim根本无视你认真写出的完全符合规定的驱动变量而苦恼?因为这些testbench以前都运行的好好的。原来这都不是你的错,而是Modelsim 6.2里修改了参数设置造成的(这帮吃饱了饭撑得家伙)。


网上能搜到的一般是修改安装目录下Modelsim.ini,将voptflow的值从1改成0,这是用来关闭自动优化的。无数人跟在帖子后面声泪俱下的喊“谢谢lz”但是不知道他们都用得是啥,反正这招对于我来说,一点用也没有。
第二招是不要双击work里的tb来仿真,而是用菜单的Start Simulation,在弹出框里把下面的Enable Optimulation勾去掉,或执行"sim -vopt"这一招立竿见影,所有的信号都乖乖的出来了。但是不知道为啥这设置不能保存,每次仿真都要来一遍。


第三招是在sim选项里,有一项可视范围,选择全部design full debug mode,于是我们看到全部变量又都乖乖跑出来了,连定义的参数都跑出来了,也不管我们叫没叫它。但是这也和上一招一样,不是永久性的。
    但是不管怎么说,总算能够用Modelsim 6.2了

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