原创锁相环的原理及应用

 2008-6-17 17:07  5049 9 11 分类: MCU/ 嵌入式

随着现代电子技术的发展，具有高稳定性和准确度的频率源已经成为通信、雷达、仪器仪表、高速计算机及导航系统的主要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。

1 锁相环频率合成器的原理

1.1 锁相环原理<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />

锁相环(PLL)是构成频率合成器的核心部件。主要由相位比较器(PD)、压控振荡器(VCO)、环路滤波器(LP)和参考频率源组成。

锁相环是一种利用外部输入的参考信号控制环路内部振荡信号反馈控制电路。他的被控制量是相位，被控对象是压控振荡器。如图1所示，如果锁相环路中压控振荡器的输出信号频率发生变化，则输入到相位比较器的信号相位θv(t)和θR(t)必然会不同，使相位比较器输出一个与相位误差成比例的误差电压Vd(t)，经环路滤波器输出一个缓慢变化的直流电压Vc(t)，来控制压控振荡器输出信号的相位，使输入和输出相位差减小，直到两信号之间的相位差等于常数。此时，压控振荡器的输出信号频率和输入信号频率相等，且环路处于锁定状态。

1.2 锁相环频率合成器原理

如图2所示，锁相环频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。

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可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。当环路处于锁定时有f1=f2，因为f1=fr/M，f2=fo/N，所以有fo=Nfr/M。只要改变可变分频器的分频系数N，就可以输出不同频率的信号。

2 基于CD4046的锁相环频率合成器的设计

2.1 集成锁相环CD4046介绍

单片集成锁相环CD4046采用CMOS电路工艺，特点是电源电压范围宽(3～18 V)，输入阻抗高(约100 MΩ)，动态功耗小。在电源电压VDD=15 V时最高频率可达1.2 MHz，常用在中、低频段。CD4046内部集成了相位比较器Ⅰ、相位比较器Ⅱ、压控振荡器以及线性放大器、源跟随器、整形电路等。

相位比较器Ⅰ采用异或门结构，使用时要求输入信号占空比为50％。当两路输入信号的高低电平相异时，输出信号为高电平，反之，输出信号为低电平。相位比较器Ⅰ的捕捉能力和滤波器有关，选择合适的滤波器可以得到较宽的捕捉范围。

相位比较器Ⅱ由一个信号的上升沿控制，他对输入信号的占空比要求不高，允许输入非对称波形，具有很宽的捕捉范围。相位比较器Ⅱ的输出和两路输入信号的频率高低有关，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑"0"，反之则输出逻辑"1"。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态。

压控振荡器需要外接电阻R1，R2和电容C1。R1，C1是充放电元件，电阻R2起到频率补偿作用。VCO的振荡频率不仅和R1，R2以及C1的取值有关，还和电源电压有关，电源电压越高振荡频率越高。

CD4046引脚和外围电路图如图3所示。

2.2 设计实例

本设计中参考频率源选用COMS石英晶体多谐振荡器产生2 MHz的矩形脉冲信号，电路如图4所示。

可变分频器由集成四位二进制同步加法计数器74LS161来完成。这里采用4片74LS161通过预置数的方法来实现可变分频。为提高工作速度可采用图5所示接法。利用同步方案最高可实现65 536分频。预制值=65 536-N。经过可变分频后获得的信号是窄脉冲信号，在输出端可利用74LS74对该信号进行二分频，以便获得方波信号，从而满足相位比较器I的占空比的要求。此时实际分频系数变为2N。