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理解FPGAs中的亚稳态
2009-8-21 20:13
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分类:
FPGA/CPLD
最近网络断了,闲来无事,总算是可以静下心来看看英文资料了。附件一是Altera的白皮书英文版,附件二是我翻译的。
第一次翻译,有不对的地方请告知。
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用户142112
2010-1-9 18:17
不好意思,低级错误。
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用户179934
2009-12-30 18:47
但是如果亚稳态信号在到达下一个寄存器之前达到0 或1 的稳定状态, 这将导致系统失效。 (But if the metastable signal does not resolve to a low or high state before it reaches the next design register, it can cause the system to fail.) 因该是“没有达到”吧?
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